Устройство для вычисления квадратного корня Советский патент 1982 года по МПК G06F7/552 

Изобретение относится к вычислительной технике и быть использовано для аппаратной реализации операции вычисления квадратного корня в универсальных и специализированных вычислителях.

Известно устройство для извлечения квадратного корня, содержащее генератор импульсов, элементы И, счетчик, сумматор накапливающего типа. Извлечение квадратного корня в нем осуществляется путем подсчета суммы членов ряда последовательных нечётных чисел 1.

Основным недостатком известного устрюйства является его низкое быстродействие, определяемое числом циклов вычисления, зависящим от диапазона чисел.

Наиболее близким по технической сущности к предлагаемому является устройство для вычислёнйя квсодратного корня, содержащее входной и выходной регистры, блок управления блок возведения в квадрат, схему сравнения, блок подбора цифр 2,

ГТедостатком известного устройства является его низкое быстродействие, вызванное во-первых, формированием в каждом такте только одной цифры результата, во-вторых, необходимостью в каждом такте возводить в квадрат числа, разрядность которых равна разрядности подкоренного выражения.

Время вычисления квадратного корня в известном устройстве примерно равно

Т ,

где п - разрядность подкоренного выражения;.

10

- время возведения в квадрат п-разрядных чисел.

Целью изобретения - повышение быстродействия устройства.

Поставленная цель достигается

15 тем, что в устройство для вычисления квадратного корня, содержащее входной и выходной регистры, блок подбора цифр результата, б.г1ок управления, введены формирователь сомножителя,

20 блок умножения, вычитатель и шифратор, а блок подбора цифр результата содержит регистр адреса, регистры верхнего и нижнего значенийf блок памяти и коммутатор, причём вход

25 блока памяти соединен с выходом регис тра адреса, выходы блока памяти соединен с первыми входами регистров верхнего и нижнего значоТгий, выходы которых подключены к соответ30ствующим входам коммутатора, выход которого соединен с входами регистра адреса, выходного регистра и с первыми входами формирователя сомножителя и блока умножения, вторые вхо ды которых подключены соответственно к выходу сдвига выходного регистр и выходу формирователя сомножителя первый и второй входы шифратора соединены с выходами старших разрядов соответственно входного и выходного регистров, а выход шифратора подключей к второму входу регистра нижнего значения, выход блока умножения соединен с входом вычитаемого вычитателя, вход уменьшаемого которого подключен к выходу входного регистра а выход - к входу сдвига входного регистра и к первому входу блока управления, второй и третий входы кото рого соединены с выходами младших разрядов регистров нижнего и верхнего значений соответственно/ выходы блока управления, с первого по седьмой, подключены к управляющим входам входного и выходного регистров, формирователя сомножителя, регистров адреса, нижнего и верхнего значений коммутатора соответственно. Блок управления содержит две матрицы памяти, линию задержки, регистр дешифратор адреса микрокоманд, генератор тактовых сигналов, дешифратор условий, элементы ИЛИ-НЕ, ИСК:ЮЧАЮЩЕЕ ИЛИ, триггер, регистр сдвига, причем выход генератора тактов ых сигналов подключен к первому входу дешифратора адреса микрокоманд , выход которого соединен с первыми входами первой и второй матриц памяти и с первым входом дешифратора условий, второй,и третий входы которого соединены с выходами элементов ИЛИ-НЕ и ИСКЛЮЧАЮЩЕЕ ИЛИ соответственно, вы ход дешифратора условий соединен с вторым входом второй матрицы памяти, выход которой через линию задержки подключен к входу регистра, выход которого соединен со входом дешифратора адреса микрокоманд, входы элемента ИЛИ-НЕ являются первым входом блока управления, входы элемента ИСКЛЮЧАЮЩЕЕ ИЛИ ЯВЛЯЮТСЯ соответственно вторым и третьим входами блока управления, четвертый вход дешифрато ра условий соединен с выходом младшего разряда регистра сдвига, выход котброго соединен с вторым и третьим выходами блока управления, первый, второй, четвертый, пятый и шестой выходы первой матрицы памяти являютс соответственно первым, вторьп, четвертым, пятым и шестым выходами блока управления, седьмой выход которог соединен с выходом триггера, инверсный вход крторргр подключен к первому входу элемента ИЛИ-НЕ, входы ре гистра сдвига и триггера соединены с третьим и ceдьмы выходами первой матрицы памяти соответственно. На фиг. 1 приведена структурная схема устройства для вычисления квадратного корня; на фиг. 2 - функциональная схема блока памяти и шифратора; на фиг. 3 - диаграмма осуществления подбора четырех цифр результата; на фиг. 4 - функциональная схема формирователя сомножителя; на фиг.5 функциональная схема блока умножения; на фиг. 6 - функциональная схема блока управления; на фиг. 1 - граф-схема алгоритма (ГСА) работы предлагаемого устройства. Устройство для вычисления квадратного корня (фиг. 1) содержит входной 1 и выходной 2 регистры, блок 3 управления, блок 4 памяти, регистр 5 адреса, регистры нижнего 6 и верхнего 7 значений, коммутатор 8, блоки 4-8 объединены в блок подбора цифр результата, шифратор 9, формирователь 10 сомножителя, блокИ умножения, вычитатель 12, выходы 13 и 14 старших разрядов регистров 1 и 2 соответственно, выход и вход сдвига 15 и 16 регистров 2 и 1 соответственно, выходы 17 и 18 младших разрядов регистров б и 1 соответственно, выходы 19-25 блока 3 управления. Блок 4 памяти и шифратор 9 (фиг.2) содержат элементы памяти, включающие дешифратор 26 адреса и матрицу 27 запоминающих элементов. Формирователь сомножителя 10 (фиг. 4) содержит группы элементов И 28 и группу элементов ИЛИ 29. Блок 11 умножения (фиг. 5) содержит сумматоры 30, первый и второй входы которого 31 и 32, управляющий вход 33, а выход младшего разряда .34. Блок 3 управления (фиг. б) содержит первую 35 и вторую 36 матрицу памяти, линии 37 задержки, регистр 38, дешифратор 39 адреса микрокоманд, генератор 40 тактовых сигналов, дешифратор 41 условий, элемент ИЛИ-НЕ 42, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 43, триггер 44 регистр 45 сдвига. ГСА (фиг. 7) содержит вершины 46-54. На ГСА информация на выходах комбинационных узлов обозначена буквой А с соответствующей позицией, присвоенной комбинационному узлу. В предлагаемом устройстве для вычисления квадратного корня входной 1 и выходной 2 регистры, регистр 5 адреса и регистры б и 7 могут быть реализованы на D-триггерах. Предполагается, что блок 4 памяти, KOMMVтатор 8, шифратор 9, формирователь 10, блок 11 умножения и вычитатель 12 реализованы в виде комбинационных схем, В этом случае синтез блока 4 памяти и шифратора 9-может быть произведен известныгли методами по соот-. ветствующим таблицам истинности. Блок 4 памяти и шифратор 9 могут быть также реализованы на элементах памяти, имеющих дешифратор адреса. При этом сокращается количество оборудования и обеспечивается регулярность их структур. Элемент памяти (фиг. 2) содержит дешифратор 26 адреса и матрицу 27 .запоминающих элементов, причем выход дешифратора 26 адреса соединен со входом матрицы 27 запоминающих элементов,выход которой является входом элемента памяти, вход которого есть вход дешифратора 26 адреса. Коммутатор 8 содержит в каждом разряде два элемента И, выходы которых соединены со входами элемента ИЛИ. . Блок 4 памяти, регистр 5 адреса регистры нижнег® 6 и верхнего 7 значений и коммутатор 8 предназначены для осуществления подбора К цифр ре зультата (К принимает целочисленные значения в пределах 3 К ,п разрядность подкоренного выражения) Регистры 5 - 7 имеют К разрядов, а блок 4 памяти содержит 2К(2 - 1) запоминающих элементов. Диаграмма, изображенная на фиг. 3 иллюстрирует последовательность осуществления подбора четырех цифр результата. В вершине диаграммы находится величина (при К 4 она равна 8). Значения двух последующих величин, формируемых из предыдущей, отличаются от нее на t 2 , где i - номер уровня расположения последующих величин (1 i К). Вершина диаграммы соответствует первому уровню. Значение предыдущей величины помещается в регист р 5 адреса, которое определяет адрес обращения и по которому из блока 4 памяти в регистр нижнего значения 6 считывается последукндая величина, меньшая пpeдьадyщe а в регистр верхнего значения 7 последующая величина, большая предыдущей. Нужное значение выбирается блоком 3 управления через коммутатор 8 из регистра б или регистра 7. С помощью шифратора 9 формируется начальное приближенное значение (xi очередных К цифр результата на осно-вании содержимого старших разрядов входного регистра 1 (d)и выходного регистра 2 (х). Для этого строятся таблицы значений х гплг и х д при всех возможных комбинациях значений d и X . По диаграмме осуществлени подбора К цифр результата фиг. 3) определяется приближенное значение х так, чтобы его уточнением можно было бы получить все значения х в диапазоне от х до х д . Например, пусть К 4, X mA Ю, х ц 14, Тогда, чтобы получить все зна чения в диапазоне от 10 до 14, необ ходимо по диаграмме на фиг. 3 приня риближенное значение х 12.Веичины X „,,.„ и X д определяются, сходя из представления подкорен- . ого выражения D в виде D , (р х. ) то эквивалентно М 1-1 D , S (2 S X,- + х,)х- , 1Г-1 де х- - величина К цифр результата, определенных в i-ом такте п учетом их весовой позиции - количество тактов, необходимых для определения п цифр результата. Для определенности принимаем, то величина подкоренного выражения вляется нормализованным числом: D 1. После окончания i-го. такта ормируется остаток d /D-( с Х Г) то эквивалентно i , ,,,,. I -Vtii il / . ° -KtiM) iFvvX 1P(,4)(. Предположим, что первый вход шифратора 9 соединен с (К + 1) старшими разрядами входного регистра 1, а второй вход шифратора 9 соединен с К старшими разрядами выходного регистра 2. С учетом этого неравенство {) преобразуется в эквивалентное; - 2(х + 2-м Покажем, что при i 1 Xmin Для этого запишем ле 2 (X -ь 2-) вую часть неравенства в виде; l{va-4 , , откуда следует, что ве .1 точно равна х,- + 1 личина или меньше его. Поэтому принимаем . d 2(х + 2- ) Из неравенства (2) при 1 1 следует, что d ч- 2 tnO 1 2х, ,. V3 , X При i 1 имеем: х, Yd + 21 С учетом весовых позиций величин х- и d и обеспечения значения величины х в пределах О х - 2 , что определяет сомножитель 2, формулы соединен с выходом коммутатора 8, а второй вход группы элементов И 28 с выходом 21 блока 3 управления и является управляющим входом формирователя 10, а выход каждой группы эле ментов И 28 соединен с первым входом группы элементов ИЛИ 29 с учетом их весовой позиции, второй вход группы элементов 29 цепью сдвига 15 соединен с выходом выходного регистра 2 а выход группы элементов ИЛИ 29является выходом формирователя 10 С помощью последнего в 1-ом такте формируется значение (2Сх |+ х), равное удвоенному содержимому регист ра 2 (111х-) поступающему на второй вход группы элементов ИЛИ 29, увеличенное на величину (х-), поступающую с выхода коммутатора 8 с учетом весовой позиции t руппы из К цифр результата, которые определяются в данном такте, путем выдачи блоков 3 соответствующего управляющего сигнал на второй вход нужной группы элементов И 28. Блок 11 умножения может быть peaлизован по матричному принципу, как это показано на фиг. 5. Он содержит К (п + 1) разрядных комбинационных сумматоров 30, сдвинутых друг относительно друга на один разряд, пер-. вый вход 31 каждого из которых соеди нен с выходом формирователя 10, а второй вх,од 32 всех сумматоров, кром первого, - с выходом значений п стар ших разрядов предыдущего сумматора 30(для первого сумматора 30 на его вход 32 подается нуль), управляющий вход 33 каждого,сумматора 30 соединен с соответствующим разрядом, поступающим на первый вход блока 11 умножения с выхода коммутатора 8, выход последнего сумматора 30, а также выходы 34 младшего разряда всех остальных сумматоров 30 являются выходом блока 11 умножения, в котором ре ашизован способ умножения с младших разрядов. Если значение на управляющем входе 33 сумматора 30 единица, т на вход сумматора 30 передается число, поступающее на его первый вход 31, если нуль, то передаются нули. С помощью блока 11 умножения формируется произведение ,. . Блок 3 управления может быть реализован по микропрограммному принципу по схеме Уилкса с запоминающим устройством микрокоманд в виде двух запоминающих элементов 27, как это показано на фиг. 6. Первая 35 и вторая 36 матрицы памяти представляют собой постоянные запоминающие устройства (ПЗУ), выбор ка из которых осуществляется путем возбуждения соответствующей шины. Первая матрица 35 представляет собой накопитель определенных наборов управляющих сигналов. Выборка необходимого набора управляющих сигналов осуществляется путем возбуждения соответствующей шины матрицы 35 сигналами с выходов дешифратора адреса микрокоманд 39. Образующиеся на выходах матрицы 35 сигналы, как сигналы микроопераций поступают в необходимые узлы устройства. Блок 3 управления формирует четыре микрокоманды, соответствующие вершинам 47, 51, 52 и 53 ГСА. Вторая матрица 36 предназначена для управления последовательностьго выполнения микрокоманд. Выборка необходимого адреса следующей микрокоманды производится путем возбуждения соответствующей шины-матрицы 36 сигналами с выхода дешифратора 39 при выполнении тех микрокоманд, посла которых не проверяются условия перехода, и сигналами с выхода дешифратора 41 условий при выполнении тех микрокоманд, после которых име-ются условия перехода. Так, после выполнения микрокоманд, соответствующих вершинам 52 и 53 ГСА, условий перехода нет, а после выполнения микрокоманд, соответствующих вершинам 47 и 51 ГСА, производится проверка условий перехода.Сигналы дешифратора 41 возбуждают одну из трех шин матрицы 36,соответствующую переходу к выполнению одной из микрокоманд, действия в которых указаны вершинами 51 53 ГСА. Эти сигналы формируются в соответствии со следующими логическими выражениями: )) где В5 , Bjij и В5Э сигналы на выходе дешифратора 41 для формирования перехода к вершинам 51, 52 и 53 ГСА соответственно; Y 48 условия перехода, соответствующие вершинам 48, 49 и 50 ГСА, сформированные при выполнении текущей микрокоманды. Условие, соответствующее вершине 48 ГСА и указывающее, что обнаружен нулевой результат вычитания, формируется элементом ИЛИ-НЕ 42. Условие, соответствующее вершине 49 ГСА и указывающее, что значения в младших разрядах регистров 6 и 7 отличаются, формируется элементом ИСКЛЮЧАЮЩЕЕ ИЛИ 43. Для управления выходным регистром 2, формирователем 10 и в качестве счетчика тактов используется- разрядный регистр 45 сдвига. В каждом такте работы устройства в сдвигающем регистре 45 производится поразрядное продвижение логической ед ницы. Это позволяет управлять соответствующей группой элементов И 28 формирователя 10 и производить запись информации в нужные К разрядо регистра 2 (момент записи в регистр 2 определяется сигналом с -соответст вующего выхода 20). Так как значе ние логической единицы появится в младшем разряде сдвигающего регист ра 45 только в последнем.такте, то состояние этого разряда и будет определять последний-такт (вершина 50 ГСА). Генератор тактовых сигналов пред назначав для задания определенной частоты выборки наборов управляющих сигналов при постоянной длительности тактов. Импульсы с его выхода по тупают на дешифратор 39 и в зависимости от кода адреса микрокоманды, находящегося в регистре 38, возбуждают необходимые шины матриц 35 и 36. Так как код в регистре 38 должен изменяться только после заверше ния всех процессов, связанных с вы полнением текущей микрокоманды, поэтому коды с выхода второй матрицы 36подаются в регистр 38 через линии 37задержки, включаемые в каждую разрядную.цепь. Для запоминания зна ка результата вычитания используетс iD-триггер 44, причем запись знака ;результата вычитания и обнуление последнего производится по сигнгшам поступающим на его управляющие входы с соответствующих выходов первой матрицы 35. При управлении регистром 6 на его управляющий вход поступают сигналы с соответствующих выходов 23.,матри цы 35, определяющие прием информации в регистр 6 с выходов блока 4 памяти или шифратора 9. .При управлении регистром 7 на его управляющий вход поступают сигналы с соответствующих выходов 24 матрицы 35, определяющие прием информации в регистр 7 с выхода блока 4 памяти или обнуление регистра 7. При работе блока 3 управления по коду адреса микрокоманды, находящему ся я регистре 38, дешифратором 39 выбирается одна из шин матрицы 35. При/подаче тактовых сигналов от генератора 40 формируются все необходимне управляющие сигналы. Выборка адреса следующей микрокоманды из матрицы 36 производится дешифратором 39, если после выполняемой микрокоманды не выполняется условный переход. Если онвыполняется, то по сигналу дешифратора 39 разрешается анализ условий перехода с помощью дешифратора. 41 условий. После формирования условий пере- . хода и их анализа дешифратором 41 производится выборка адреса следующей микрокоманды из матрицы 36. Выбранный адрес записывается в регистр 38 через эремя, определяемое величиной линий 37 задержки. Устройство для вычисления квадратного корня работает следующим образом. В исходном состоянии входной регистр 1 содержит подкоренное выражение, выходной регистр 2, регистры 5-7, сдвигающий регистр 45 и триггер 44 блока 3 управления содержат нули, в каждом такте работы устройства определяется К цифр результата. Для этого производится следующее. По содержимому регист ра адреса микрокоманды 38 производится считывание первой микрокоманды {верши за 47 ГСА) которая помещает в регистр б нижнего значения сформированное с помощью шифратора 9 приближенное значение очередных К цифр результата, обнуляет регистр 7 и продвигает единицу в сдвигающем регистре 45 .(в первом тйкте единицы вдвигается в старший разряд сдвигающего регистра 45).Так как содержимое триггера 44, управляющего коммутатором 8, равно нулю, то на выход коммутатЪра 8 подается содержимое регистра б (х), которое также записывается в jierHCTp 5 адреса. Это же значение (х.), поступаюг щее на первый,вхоЬ формирователя 10, совместно ;.с содержимым выходного реX)i , поступающее на втогистра.рой вход формирователя 10 по цепи 15.сдвига на один разряд в сторону старших разрядов, используется для формирования величины 1 fa X. + х С помощью блока 11 умножения формируется величина .Х;(5.р,х.|4У;) X,), которая в вычитателе 12 вычитается из содержимого входного регистра 1. Далее проверяются условия перехода. Если получен не нулевой результат вычитания, то будет выполняться вторая микрокоманда (вершина 51 ГСА) до тех пор, пока содержимое младших разрядов 17 и 18 регистров 6 и 7 не будет Отличаться между собой или же не получится нулевой результат вычитания. Вторая микрокоманда записывает знак результата вычитания в TpjHrrep 44 и по содержимому регистра 5 адреса из блока 4 памяти выбирает значения в регистры б и 7. Далее, в зависимости от состояния триггера 44, управлйющего коммутатором 8, на выход коммутатора поступает содержимое регистра 6 или 7. Если в триггере 44 записан нуль (знак минус), то поступает содержимое регистра б, если записана единицы (знак плюс) то поступает содержимое регистра 7. После этого величина х с выхода коммутатора 8 записывается в регистр 5 адреса и используется для формирования величины .л.х,), ), ана. R логично описанному выше. Если после очередной проверки условий перехода получен не нулевой результат вычитания, но содержимое младших разрядов 17 и 18 регистров 6 и 7 отли-чаются, что соответствует точному определению очередных К цифр результата, и этот такт не последний, то выполняется третья микрокоманда (вер шина 52 ГСА), в которой значение, поступающее с выхода коммутатора 8 записывается в соответствующие К разрядов выходного-регистра 2, а ре зультат вычитания с выхода вычитателя 12 по цепи сдвига 16 на К разрядов в сторону старших разрядов записывается во входной регистр 1. Триггер 44 обнуляется, после чего осуществляется безусловный йереход К выполнению первой микрокоманды. Если после очередной проверки условий перехода получен нулевой результат, вычитания .или в последнем :такте содержимое младших разрядов 17 и 18 регистров б и 7 отличаются, что соответствует точному определению К цифр результата, то выполняются действия (вершина 53 ГСА), аналогичные выполняемым в третьей микрокоманде, но после этого процессвычисления квадратного корня звканчивается. В выходном регистре 2 находится резуль тат вычисления квадратного корня. Таким образом, предлагаемое убтройство для вычисления квадратного корня позволяет сформировать резуль тат на тактов, в то время как известное за п тактов, причем длительность такта составляет величину t гс5,ц{1 н-- ), время вычитания (п + К) раз рядных чисел 8 - величина, определяющая среД нее количество шагов, которое необходимо выполнить в каждом такте для определе ния К цифр результата с уче том предсказания приближенного значения К цифр. Величина определяется Cmvtotfl m-1 Тй Г2. где m -число шагов, которое необходимо выполнить (2 m .К+1) ; т- число : случаев, когда для получения К цифр результата требуется выполнить m шагов. Поэтому быстродействие устройства возрастает в т. ,. - раз. W, Преимущества предлагаемого устройства для вычисления квадратного корня состоят в том, что оно позволяет сократить время вычисления квадратного корня примерно в 3,87 раза,расчет производится, в предположении, что п 64, К 4, тогда Е 2,75, а вычитатель и сумматоры блока умножения реализованы по схеме со сквозный распространением переноса, первый вход шифратора соединен с (К+1) старшими разрядами входного регистра, второй вход шифратора соединен с К старшими разрядами выходного ре- , гистра. Формула изобретения 1, Устройство для вычисления квадратного корня ., содержсодее входной и выходной регистры, блок подбора цифр результата, блок управления, о тличающееся тем, что, с целью повышения быстродействия,в него введены формирователь сомножителя, блок умножения, вычитатель и шифратор, а блок подбора цифр результата содержит регистр адреса, регистры верхнего и нижнего значений, блок памяти и коммутатор, причем вход блока памяти соединен с выходом регистра адреса, выходы блока памяти соединены с первыми входами регистров верхнего и нижнего значений, выходы которого подключены к соответ-. ствующим входам коммутатора, выход которого соединен с входами регистра адреса, выходного регистра и с первыми входами формирователя сомножителя и блока умножения, вторые Bko- ды которых подключены соответственно к выходу сдвига выходного регистра и выходу формирователя сомножителя, первой и второй входы шифратоspa соединены с выходами старших разрядов соответственно входного и выходного регистров, а ввисод шифратора подключен к второму входу регистра нижнего значения, выход блока умножения соединен с входом вычитаемого вычитателя, вход уменьшаемого которого подключен к выходу входного регистра, а выход - к входу сдвига входного регистра к первому входу блока управления, второй и третий входы которого соединены с выходами млс1дших разрядов регистров нижнего и верхнего значений соответственно/ выходы блока управления, с первого по седьмой, .подключены к управляющим входам входного и выходного регистров, формирователя сомножителя, регистров адреса, нижнего и верхнего значений, коммутатора соответственно.

2. Устройство по п. 1, отличающееся тем, что блок управления содержит две матрицы памяти линию задержки, регистр, дешифратор с1дреса микрокоманд, генератор тактовых сигналов, дешифратор условий, элементы ИЛИ-НЕ, ИСКЛЮЧАЩЕЕ ИЛИ, триггер, регистр сдвига, причем выход генератора тактовых сигналов подключен к первому входу дешифратора адреса микрокоманд, выход которого соединен G первыми входами первой и второй матриц памяти и с первым входом дешифратора условий, второй и третий входы которого соединены с выходами элементов ИЛИ-НЕ и ИСКЛЮЧАЮЩЕЕ ИЛИ соответственно, выход дешифратора условий соединен с вторым входом второй матрицы памяти, выход которой через линию задержки подключен к входу регистра, выход которого соединен с входом дешифратора адреса микрокоманд, входы.элемента являются первым входом блока управления, входы элемента ИСКЛЮЧАЮЩЕЕ ИЛИ являются соответственно вторым и третьим входами блока управления, четвертый вход дешифратора условий соединен с выходом младшего разряда регистра сдвига, выход которого соединен с вторым и третьим выходами блока управления, первый, второй, четвертый, пятый и шестой выходы первой матрицы памяти являются соответственно первым, вторым, четвертым, пятым и шестым выходами блока управления, седьмой выход которого соединен с выходом триггера, инверсный вход которого подклк)чен к первому входу элемента ИЛИ-НЕ, входы регистра сдвига и триггера соединены с третьим и седьмым выходами первой матрицы памяти соответственно

Источники информации, принятые во внимание при экспертизе

1.Авторское свидетельство СССР № 394781, кл. G Об F 7/38, 1971.

2.Авторское свидетельство СССР 611208, кл. G 08 F 7/38, 1978 (прототип).

27

Фиг.З

2i

-0

31

Ж.

31Азг

35

30

К1й

30

3

JZ

33

19 20 21. 22 23 25

40 Ш

38

3S

f

4/

42

J5

7743feРе г. / подкорен кое

Рег.

Начало f(6 Выражение

нет

ТрМ- зиикВшчитан. Рег.

РК.7««/74

.6лТр)у

у(Рее.7лГр4) Рк.