Анализатор логических сигналов Советский патент 1991 года по МПК G06F11/26 

Изобретение относится к вычислительной технике и может использоваться в системах технического диагностирования цифровых объектов.

Цель изобретения - увеличение достоверности контроля.

На чертеже представлена схема анализатора логических сигналов, Он содержит шифратор 1, элемент 2 задержки, дешифратор 3, элементы ИСКЛЮЧАЮЩЕЕ ИЛИ 4, 5, D-триггеры 6-15, информационный 16, тактовый 17 входы, выход 18 сигнала ошибки.

Анализатор работает следующим образом.

На элементах индикации, входящих в состав дешифратора 3, отображается информация на выходах элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 4, 5 и D-триггеров 13, 15, При исправности контролируемого объекта в D-триггеры 13, 15 постоянно записывается логический О, а на входы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 4, 5 приходят сигналы одинакового уровня, При появлении случайных выбросов или же фронта импульса контролируемой .последовательности вне временной зоны

импульсов на входе 17 и выходе элемента 2 задержки в D-триггер 8 (11) записывается логическая 1, которая затем переписывается в D-триггер 13 (15), в результате чего на выходе 18 появляется сигнал ошибки. При затягивании переходного процесса переключения контролируемого объекта в результате сложения по модулю два сигналов с выходов D-триггеров 6 (9) и 12 (14) сигналы ошибки выделяются элементом ИСКЛЮЧАЮЩЕЕ ИЛИ 4 (5),

Таким образом, предложенное устройство фиксирует искажения контролируемой последовательности в момент времени между задержанным импульсом с выхода элемента 2 задержки и последующим синхроимпульсом на входе 17, сопровождающим анализируемую последовательность.

Формула изобретения

Анализатор логических сигналов, содержащий элемент задержки,, первый элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, дешифратор, три D-триггер а, причем выход первого

с Ј

(/.

С

о:

4

С

о:

ее

СЛ

10

D-триггера соединен с первым входом первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ,, выход которого соединен с первым информационным входом дешифратора, вто- с рой и третий информационные входы которого соединены с выходами второго и третьего D-триггеров, выход дешифратора является выходом сигнала ошибки анализатора, отличающийся тем, что, с целью увеличения достоверности контроля, в него введены второй элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, шифратор и семь D-триггеров, причем тактовые входы первого, второго, третьего, четвертого, пятого и десятого D- триггеров объединены с входом элемента задержки и образуют тактовый вход анализатора, выход элемента задержки соединен со стробирукщим входом дешиф-20 ратора, тактовыми входами шестого и седьмого триггеров, входами сброса восьмого и девятого D-триггеров, первый выход шифратора соединен с тактовым входом восьмого D-триггера и D16406954

геров, второй выход шифратора соединен с тактовым входом девятого D- триггера и D-входами пятого и седьмого D-триггеров, D-входы восьмого и девятого D-триггеров подключены к шине логической единицы, выход четвертого D-триггера соединен с вторым входом первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, выход десятого D-триггера соединен с « t первым входом второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, выход которого соединен с четвертым входом дешифратора, выход шестого D-триггера соединен с D-входом первого D-триггера, выход восьмого D-триггера соединен с D-входом второго D-триггера, выход пятого D-триггера соединен с вторым входом второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, выход седьмого D-триггера соединен с D-входом десятого D-триггера, выход девятого D-триггера соединен с D-входом третьего D-триггера, вход шифратора , является информационным входом анализатора.

15

25

Изобретение относится к вычислительной технике и может использоваться в системах технического диагностирования цифровых объектов. Цель изобретения - увеличение достоверности контроля, Поставленная цель дости-i гается за счет фиксации искажения контролируемой последовательности в момент времени между задержанным хроимпульсом и последующим основным синхроимпульсом, сопровождающим анализируемую последовательность. 1 ил.

входами четвертого и шестого D-триг-