Устройство для контроля цифровых блоков Советский патент 1991 года по МПК G06F11/00 

Изобретение относится к вычислительной технике и может найти применение при разработке устройств с встроенным контролеМо

Цель изобретения - увеличение достоверности контроля.

На чертеже представлена схема предлагаемого устройства„

Устройство содержит блок 1 сумматоров по модулю два, первый регистр 2, контролируемый блок 3, второй регистр 4, формирователь 5 контрольного бита, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 6, выход 7 сигнала ошибки устройства, вход 8 сброса, вход 9 пуска, тактовый вход 10, элемент И 11, элемент ИЛИ 12 и триггер 13.

Устройство работает следующим образом.

Сигнал по входу 8 сбрасывает в нулевое состояние триггер 13 и устанавливает в начальное состояние регистры 2 и 4 и контролируемый блок 3„ Процесс контроля начинается

с приходом сигнала на вход 9 пуска, который устанавливает в единичное состояние триггер 13. Единичный потенциал с прямого выхода триггера 13 открывает элемент И 11, после чего тактовые импульсы с входа 10 начинают поступать на контролируемый блок 3 и регистры 2 и 4

Регистр 2, блок 1 сумматоров по модулю два, и контролируемый блок 3 образуют автономный генератор, работающий под действием тактовых импульсов о

Двоичные числа, порождаемые этим автономным генератором, с разрядных выходов регистра 2 поступают на группу входов блока 1 сумматоров по модулю два, на группу информационных входов регистра 4 и на группу входов контролируемого блока 30 Реакции контролируемого блока 3 в виде двоичных чисел поступают на группу входов блока 1 сумматоров по модулю два, участвуя тем самым в формировании

W

с&

Ј

to

Јъ 1

очередного тестового числа в регистре 2, Таким образом, регистр 2 можно рассматривать как источник входных тестовых воздействий для контролируемого блока 3. Выходные сигналы всех элементов памяти контролируемого блока 3 и сигналы разрядных выходов регистра 2 формируют в каждом такте содержимое регистра 40 Поскольку сов купность регистра 2 и контролируемог блока 3 можно рассматривать как конечный автомат, в регистре 4 в кажды момент времени t фиксируется состоние этого конечного автомата Разряд ные выходы регистра 4, поступая на настроенный специальным образом формирователь 5, вызывает на его выходе появление конкретного символа - контрольного бита„ Этот символ поступает на вход элемента 6, на другой вход которого подается символ с контрольного выхода контролируемого блока 3„ Этот контрольный выход образуется некоторым конкретным информационным выходом контролируемого блока 3, При неисправности символы на входах элемента 6 не совпадают и появляется сигнал на выходе 7„ Одновременно этот сигнал, поступая на вход элемента ИЛИ 12,останавливает работу устройства.

В контролируемом блоке 3 выбирается некоторый информационный выход, который в виде контрольного выхода подключается к элементу 60 Ожидаемый сигнал с этого выхода в момент времени t+1 определяется с помощью формирователя 5 на основе состояния конечного автомата, которое фиксируется в регистре 4 в момент времени t

Таким образом, на входах элемента 6 сравниваются в каждый момент времени реальное и теоретически ожидаемое состояния некоторого информационного выхода контролируемого блока Зс Регистр 4 служит для запоминания состояния конечного автомата, а формирователь 5 - для формирования теоретически ожидаемого сигнала контрольного выхода блока 3„ Фактически устройство осуществляет оперативный контроль за работой контролируемого блока 3. Карта загрузки ПЗУ или прошивка ПЛМ, на которых может быть реализован формирователь 5, для реализации заданной функции осущест0

0

5

0

5

0

5

0

5

вляется на основе моделирования работы контролируемого блока Ч,

Формула ичобрртения

Устройство для контроля цифровых блоков, содержащее первый регистр, блок сумматоров по модулю два, триггер, элемент И, первый вход которого соединен с тактовым входом триггера и является тактовым входом устройства, установочный вход триггера является входом пуска устройства, выход триггера соединен с вторым входом элемента И, выход которого соединен с тактовым входом первого регистра и является выходом устройства для подключения к тактовому входу контролируемого блока, группа разрядных выходов первого регистра соединена с первой группой входов блока сумматоров по модулю два и является группой выходов устройства для подключения к информационным входам контролируемого блока, вторая группа входов блока сумматоров по модулю два является первой группой информационных входов устройства для подключения к первой группе одноименных выходов контролируемого блока, группа выходов блока сумматоров по модулю два соединена с группой информационных входов первого регистра, отличающееся тем, что, с целью увеличения достоверности контроля, оно дополнительно содержит элемент ИЛИ, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, второй регистр и формирователь контрольного бита, причем установочные входы первого и второго регистров объединены с первым входом элемента ,ИЛИ и образуют вход сброса устрой- ства и выход устройства для подключе- |ния к установочному входу контролируемого блока, тактовый вход второго регистра подключен к выходу элемента И, группа разрядных выходов второго регистра соединена с группой tвходов формирователя контрольного бита, выход которого соединен с первым входом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, выход которого соединен с вторым входом элемента ИЛИ и является выходом сигнала ошибки устройства, выход элемента ИЛИ соединен с входом сброса триггера, первая группа информационных входов второго регистра образует вторую группу информационных входов устройства для подключения к второй группе одноименных выходов контроли516424716

руемого блока, второй вход элемен- блока, вторая группа информационных та ИС1ЩОЧАЮПГЕЕ ИЛИ образует вход входов второго регистра подключена устройства для подключения к конт- к группе разрядных выходов первого рольному выходу контролируемого регистра

Изобретение относится к вычислительной технике и может использоваться в контрольно-испытательной аппаратуре. Цель изобретения - увеличение достоверности .контроля. Устройство содержит блок сумматоров по модулю два, два регистра, формирователь контрольного бита, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, элемент И, элемент ИЛИ и триггер Контроль осуществляется путем сравнения состояния контрольного выхода объекта с ожидаемым значением на выходе формирователя контрольного бита, 1 ил.

Сброс

д ПуСК

11 J

Ё

I

1