Устройство для автоподстройки частоты Советский патент 1991 года по МПК H03L7/06 

Изобретение относится к радиотехнике и может быть использовано в радиоприемник устройствах для выделения сигнала с изменяющейся во времени несущей частотой и слежения за ним.

Цель изобретения - повышение точности автоподстройки частоты путем формирования эффективных оценок частоты и производной частоты сигнала.

На фиг.1 приведена структурная электрическая схема устройства для автоподстройки частоты; на фиг.2 - структурная электрическая схема цифрового анализатора комплексного спектра; на фиг03 - структурная электрическая схема блока поиска максимума; на фиг.4 - структурная электрическая схема блока оценки- коррекции; на фиг„ 5 - структурная электрическая схема синхронизатора; на фиг.6 - структурная электрическая

схема цифрового синтезатора частот; на фиг.7,8 приведены эпюры сигналов, поясняющие работу устройства; на фиг.9 - пример графа расчета коэффициентов оценок частоты несущей и ее производной,,

Устройство для автоподстройки частоты содержит генератор 1 тактовой частоты, цифровой синтезатор 2 частот, смеситель 3, усилитель 4 промежуточной частоты, цифровой анализатор 5 комплексного спектра, блок 6 поиска максимума, блок 7 оценки-кор- , рекции и делитель 8 частоты.

Цифровой анализатор 5 комплексного спектра содержит аналого-цифровой преобразователь (АЦП) 9, регистр 10, первый и второй процессоры 11 и 12, первый и второй счетчики 13 и 14 и триггер 15. Каждый из процессоров 11 и 12 содержит постоянный запоминающий блок 16, перемножитель 17, арифS

U)

С

о ел

со

ел

to

метико-логическин блок 18, регистр 19 и оперативный запоминающий блок 20.

Блок 6 поиска максимума содержит первый и второй квадраторы 21 и 22, сумматор 23, первый регистр 24, первый и второй блоки 25 и 26 сравнения второй и третий регистры 27 и 28, первый и второй элементы И 29 и 30, первый и второй триггеры 31 и 32, счетчик 33 и четвертый регистр 34 .

Блок 7 оценки-коррекции содержит первый постоянный запоминающий блок 35, первый и второй регистры 36 и 37, первый инвертор 38, первый сумматор 39, третий регистр 40, первый перемножитель 41, первый арифметико- логический блок 42, четвертый регистр 43, второй сумматор 44, первый мультиплексор 45, пятый регистр 46, второй постоянный запоминающий блок 47, второй перемножитель 48, второй .арифметико-логический блок 49, шес- |той регистр 50, третий сумматор 51, второй мультиплексор 52, седьмой регистр 53, третий перемножитель 54, синхронизатор 55, третий постоянный запоминающий блок 56, восьмой регист 57, четвертый сумматор 58 и второй инвертор 59.

Синхронизатор 55 содержит мультиплексор 60, первый элемент И 61, элемент ИЛИ 62, первый счетчик 63, постоянный запоминающий блок 64, регистр 65, второй счетчик 66, триггер 67, второй элемент И 68 и инвертор 69.

Цифровой синтезатор . частот содержит арифметико-логический блок 70, первый регистр 71, первый и второй сумматоры 72 и 73, второй регист 74, постоянный запоминающий блок 75, цифроаналоговый преобразователь 76 и фипьтр 77 нижних частот.

Устройство для автоподстронки частоты работает следующим образом,

Входной сигнал

U(t) (t)t

частоты

fco + fc-t ,

- амплитуда сигнала;

начальные фатл и ч;н гота сигнала;

первая проичводмля ч,и i п- ты сигнала,

поступает вместо с шумом на норный вход смесителя 3. На второй вход смесителя поступает от цифрового синтезатора 2 частот (ЦСМ) гетеродинный сигнал частоты

fr(t)

го

V.

го

начальная частота и производная частоты ЦСМ, связанные с соответствующими управляющими кодами ЦСЧ KЈ (кодом частоты) и К; (кодом производной частоты) следующими соотношениями:

f - К fl fro - К1 м

f - К- -i r i mM

0

5

0

S

0

S

5 где f

- частота тактового сигнала, поступающего с генератора 1 тактовой частоты; Мит- целые числа, параметры ЦСМ.

В приведенных соотношениях не учтены аппаратурные погрешности ЦСЧ, вызванные дискретностью формирования выходного сигнала ЦСЧ с шагом & t 1/fT и конечной разрядностью промежуточных преобразований, так как эти погрешности могут быть сдечаны сколь угодно малыми1

На этапе поиска сигнала на первый 2.1 и второй 2.2 входы управления цифрового синтезатора 2 частоты через блок 7 оценки-коррекции поступают на код Кг прогнозируемого значения частоты сигнала (за вычетом номинального значения промежуточной частоты) и код К/ прогно п

зируемого значения произв.щной частоты сигнала с входов 7.5 и 7.6 соответ ственно, Усилитель 4 промежуточной частоты выделяет из выходного сигнала смесителя 3 гармоническую составляющую с разностной частотой fny(t) fc(l) - fr(t), причем fn4e(f0 -F, f0 F) , где ffl - среднее значение промежуточной частоты; F - максимальная погрешность прогнозирования частоты входного сигнала ff(t), f0 -F

f

И

Ц.|фровой анализатор 5 комплексного спектра, эквивален гный иараллр.чьному соединению гребенки из L полосовых фильтров с равномерньсм шагом час тоты настройки Af 2F/L, анализирует выходной сигнал усилителя А промежуточной частоты в реальном времени и формирует выборки действительной YC() и мнимой Y(l) составляющих комплексного спектра, где 1

1; L - номер частотного канала цифрового анализатора 5 комплексно о спектра. Длительность Т r-того цикла анализа, в течение которого цифровой анализатор 5 формирует (накапливает) одну реализацию комплексного спектра, определяется соотношением &f 1/2Т, обеспечивающим оптимальное с точки зрения использования мощности сигнала перекрытие амплитудно частотных характеристик смежных фильтров гребенки. Длительность цикла анализа задаемся сигналом синхронизации, поступающим на вход синхронизации цифрового анализатора 5 делителя 8, делящего частоту fr в Р ffT раз с После окончания каждого r-того (г 1,2....) цикла анализа в начале г + 1-го цикла составляющие Yc(l) и Yg(l) последовательно для всех 1 от 1 до L с выходов 5 1 и 5.2 передаются на два соответствующих входа б) и 6.2 блока 6 поиска максимума ,

Блок 6 поиска максимума формирует в темпе поступления данных значения

гг(1) Yc(l) + YS() квадрата модуля спектра, сравнивает их между собой и порогом обнаружения П, поданным на блок 6 поиска максимума с входа 6.3. По превышении порога zz(l) П блок 6 поиска максимума на выходе 6,7 формирует сигнал обнаружения Связь,который подается на вход 7 Л блока 7 оценки-коррекции. По наибольшему значению макс Lz2(l)J z2 Г1) квадрата модуля спектра из превысивших порог блок 6 поиска макА

симума определяет номер 1 выборки спектра (номер канала) с сигналом промежуточной частоты, т.е. примерное значение частоты сигнала на выходе усилителя 4 промежуточнойдчас- тоты С выходов блока 6 номер 1, а также действительная Yc(l) и мнимая Yc(i) составляющие выборки комплексЭА

ного спектра в канале 1 подаются на входы 7.3, 7.1 и 7„2 блока 7 оценки- коррекции соответственно. Все ука541

---J96

за иные преобразования данных с цифрового анализатора 5 за r-гын цикл анализа блок 6 поиска максимума осуществляет в течение некоторой части г + 1-го цикла амализя,

Блок 7 оцрнкн-коррекшш при наличии сигнама Связь с блоком 6 и на реновации данных 1, Y.d), Y(l), полученных на R смежных циклах анализа цифрового анализатора S (г 1,2....R), формирует оценки фазы сигнала промежуточной частоты на циклах анализа цифрового анализато- 15 ра, а по ним - новые коды управления цифрового синтезатора 2 частот таким образом, чтобы промежуточная частота стремилась к своему номинальному

10

f

значению fHQM , т.е. 5ПЦ

0. Новые коды управления вво MOM а

пч

5

0

5

дятся в цифровой синтезатор 2 частот в начапе (R + 2)-го цикла и определяют параметры цифрового синтезатора 2 частот на протяжении следующей группы из R + 1 смежных циклов, в течение которых формируются новые корректирующие поправки к кодам цифрового синтезатора 2 частот. Таким образом, замыкается кольцо автоподстройки частоты.

Цифровой анализатор 5 комплексного спектра (фиг.2) на каждом цикле анализа спектра реализует дискретное преобразование Фурье отсчетов сигнала промежуточной частоты N

Y(l) A(nT5)exp -j2fT(fH + п %

+ 1ШптЛ,

о J

5

0

5

0

Л

A(nTg)

П

Т Ј 1 /2F

N

-отсчеты сигнала промежуточной частоты в моменты пТ«;

-период дискретизации;

-количество отсчетов на цикле анализа спектра;

-номер отсчетов с начала цикла анализа спектра;

-номер дискретного канала в полосе анализа спектра.

Цифровой анализатор 5 комплексной спектра работает следующим образом.

Импульсный сигнал тактовой частоты fr (фиг.7а) с тактового входа цифрового анализатора 5 поступает на

,N

,L

вход двоичного q-разрядного (q ) счетчика 13, изменяя его содержимое - код 1 (фиг с 76). Импульс переполнения счетчика 13 возникает при достижении равенства 1 L. Эти импульсы (фиг„7в) подаются на вход запуска АЦП 9. АЦП 9 преобразует непрерывный сигнал промежуточной частоты в последовательность (фиг.7г) цифровых отсчетов А(пТ) в параллельном двоичном коде с

На фиг.7 приведены эпюры сигналов для случаев N 4 и L А. Период дискретизации Тл L/fT определяется периодом следования импульсов с выхода переполнения счетчика 13. Импульс, запускающий АЦП 9 на формирование n-го отсчета одновременно записывает n-1-ный отсчет в регистр 10 (фигс7д) и изменяет содержимое п (фиг«7е) счетчика 14. Фронтом входного сигнала синхронизации (фиг.7ж) счетчики 13 и 14 устанавливаются в нулевое начальное состояние.

С выхода регистра 10 отсчеты Ап поступают на два идентичных процессора 11 и 12, осуществляющие формирование действительной и мнимой составляющих комплексного спектра. Процессоры различаются значением коэффициентов, записанных в постоянный запоминающий блок 16, которые равны соответственно

Chg (f H + Ш) впС (fH + иОптЛ.

Значения 1 и п, поданные на адресные входы постоянного запоминающего блока 16, изменяют с тактовой частотой адрес, по которому производится выбор коэффициентов Cnf,snp (фиг.7э). В этом же темпе перемножители 17 вычисляют произведения сооти в It

л

ветственно Bng CngA,

s «An. Арифметико-логические блоки 18 прибавляют поступающие на их первые входы произведения к значениям L сумм , Y , g (фиг.7и) считываемым из запоминающего блока 20 по адресам 1 1, L и полученным для п-1 предыдущих отсчетов в каждом 1-том канале. Новые значения сумм

Y

п-(,е

Y

n-i,e

+ в

+ в

пГ 5

пе

спадом тактового импульса записываются в регистры 19 (фнг.7к), а фронтом следующего тактового импульса в оперативный запоминающий блок 20.

Таким образом, в течение цикла анализа спектра в оперативном запоминающем блоке 20 накапливаются отсчеты действительной ) Y « и мнимой Y,-(l) Y uf составляющих комплексного спектра в каждом из L каналов. В начале следующего цикла отсчеты Yc(l) и Y5(l) с выходов оперативного запоминающего блока 20 последо5 вательно (по 1) подаются на входы 5.1 и 5.2 цифрового анализатора 5 комплексного спектра.

0

Сигнал синхронизации устанавливает фронтом триггер 15 в единичное состояние. Логическая 1 на выходе триггера 15 (фиг.7л) переключает арифметико-логический блок 18 в режим прямой передачи числа с первого 5 входа арифметико-логического блока 18 на выход. Таким образом, при выгрузке из оперативного запоминающего блока 20 отсчетов спектра в них будут записываться произведения ,

0 для первого отсчета и для каждого 1-того канала следующего цикла анализа. Импульс переполнения со счетчика 13 возвращает триггер 15 в нулевое состояние, что в свою оче5 редь вызывает переключение арифметико-логического блока 18 в режим суммирования .

Блок 6 поиска максимума (фиг.З) работает следующим образом.

0Интервал поиска максимума (фиг.7м),

в течение которого блок 6 поиска максимума сравнивает между собой и с порогом П квадраты модулей отсчетов спектра, состоит из L тактов. Ин5 тервал поиска максимума начинается после поступления на блок 6 поиска максимума импульса синхронизации (фиг.7ж), который фронтом обнуляет регистр 24, счетчик 33 и триггер 32ч

Q а спадом устанавливает триггер 31 в единичное состояние. Логическая 1 с выхода триггера 31, поступая на первый 29 и второй 30 элементы И, является одним из условий прохождения через них импульсного сигнала тактовой частоты с тактового входа , блока 6 поиска максимума.

Содержимое счетчика 33 изменяется (фиг.76) с тактовой частотой. КвадраT piii . и 22 формируют кил/фаты гшм по г СТРОИМО дейстлитгл мши Yj ( 1) и мнимой У,- (1) составляюгимх отсчетом комплексного спектра, поступающих с цифрового лнализаторл 5 пл нходи 6.1 и 6,2 блока 6 поиска максимума. Сумматор 23 вычисляет сумму квадрл- тов составляющих отсчетов комилокг- ного спектра

Z (l)(1)+Yg(l)

На выходе блока 25 сравнения присутствует логическая 1 в том случае, когда число, поступающее на ее вход с сумматора 23, больше числа, поступающего на ее вход с регистра 24. Поэтому, если новое значение zz(l) больше записанного в этом регистре (для 1 1) больше нуля, го оно тактовым импульсом (фиг , 7н), поступающим через элемент И 29 на вход записи регистра 24, запишется в него Этим же импульсом с выхода элемента И 29 новые значения Yf(l) и Yg(l) запишутся соответственно в регистры 27 и 28 (фиг.7п), а в регистр 34 запишется нояое значение 1 (Лиг.7р).

Таким образом по окончании интервала поиска максимума (при 1 L) в регистрах 27 и 28 будут записаны составляющие YC() и YS(I) комплексного спектра, а в регистре 34 - значения номера канала 1, соответствующие максимуму квадрата модуля спектра, т.е. удовлетворяющиеусловию

А

макс

(

z4D

Па выходе блока 26 сравнения при выполнении условия z2(l) П появляется логическая 1, которая разрешает прохождение тактового импульса через элемент И 30..Этот тактовый импульс устанавливает триггер 32 в единичное состояние, что соответствует наличию сигнала обнаружения Связь на выходе 6.7 блока поиска максимума. Для появления сигнала Связь достаточно, чтобы квадрат модуля хотя бы одного отсчета спектра превысил порог.

Импульс переполнения (фиг.7е) на выходе счетчика 33 возникает при достижении 1 L. Спадом этого им- пульса триггер 31 устанавливается в (нулевое состояние. Логический О с его выхода запрещает прохождение так0

5

0

5

0

5

0

5

0

5

говых импульсов череч элементы И 29 и Н) и, таким образом, блокирует ре- пкнню блока 6 поиска максимума на сходное- воздействие го ciopom.r цифрового анализатора 5 по время остальной члсги цикла анализа.

С выходов 6.4 и 6.5 блока 6 поиска максимума отсчеты комплексного спектра Yrr,(l) и П) в 1-том частотном канале на r-том цикле анализа спектра поступают на блок 7

оценки-коррекции.

Илок 7 оценки-коррекции (фиг.4) работает следующим образом.

При отсутствии сигнала Связь (фпг.За), поступающего с входа 7.4 блок 7 оценки-коррекции, на выходе 55.3 синхронизатора 55 (фиг.86) существует логический О, который переключает мультиплексоры 45 и 52 на пропускание сигнала с входов 7.5 и 7.6 соответственно. При этом на цифровой синтезатор 2 частот подаются ко.п.ы прогнозируемых значений частоты производим 1 частотн К/ Фронтом каждого импульса синхронизации (фиг.Ян), поступающего с выхода 5S.5 синхронизатора 55 (фиг.8г), эти коды записываются в регистры 46 и 53 и управляют работой цифрового синтезатора 2 частот

При появлении сигнала Сиязь по фронту следующего импульса синхронизации на выходе 55.3 синхронизатора 55 возникает логическая 1, которая переключает мультиплексоры 45 и 52 на пропускание сигнала с выходов соответственно сумматоров 44 и 51. На выходе 55.5 синхронизатора 55 при этом отсутствуют импульсы синхронизации .

При наличии сигнала Связь блок 7 оценки-коррекции в течение i-того интервала оценки-коррекции , состоящего из R + 1 циклов анализа спектра, формирует новые коды К и Kf- . Работа блока 7 оценки-корреь ...ии организована по конвейерному принципу, причем в течение циклов анализа спектра г 1,2,R 6jiOK оценки-коррекции работает с тактовой частотой, формируемой на выходе 55.4 синхронизатора 55 (фнг.Зд) и равной частоте импульсов синхронизации устройства. После поступления данных m блока 6 поиска максимума в начале К + 1-го цикла анализа тактовая часмога блока 7 оценки-коррекции увеличилаетс-i и

становится равной тактовой частоте устройства и остается такой до окончания формирования управляющих кодов цифрового синтезатора 2 частот, пос- ле чего происходит обратное переключение тактовой частоты. Всего интервал оценки-коррекции состоит из R + 4 тактов блока 7 оценки-коррекции. Причем такты с номерами rj г 1.2....R по длительности равны длительности цикла анализа, а такты с номерами r R-«-1,R+2, R + 3, R ч- 4 - укороченные Длительность R + 1-го такта блока 7 оценки-коррек- ции равна (L + OAt, поскольку в течение первых L тактов (R + 1)-го цикла анализа (как и всех предыдущих) в блоке поиска максимума происходит поиск отсчета спектра с максимальной амплитудой и только посыле этого значения 1R Yc(,(l), Y5,(1) поступают на вход блока 7 оценки-коррекции. Суммарная длительность (R + 2), (R + 3) и R + 4-го тактов блока оценки-кор- рекции равна T-(L + 1)&t. л

Входные отсчеты Ycr(l) и Y,-r(l) поступают на первую и вторую части адресного входа постоянного запоминающего блока 35, в котором хранятся значения нормированной оценки фазы сигнала, вычисленные по формуле

4, - 1- arctg 6 (0,1)

и отнесенные к центру r-го цикла анализа (момент времени t/) . На ост новании известных значений номера частотного канала 1Г на r-том ццкле

анализа и нормированных оценок (р„ .

л , гi

) .i пмпизтта ua nnirv r rmonuu-v Г

н Cf r фазы сигнала на двух соседних циклах анализа в блоке оценки-коррекции вычисляется оценка целого числа периодов приращения фазы сигнала промежуточной частоты между центрами г - 1-го и r-го циклов

Г Л Л™г int -ЧР 1}

г 2,3,R,

где - целая часть числа х и нормированная оценка приращения полной фазы сигнала ПЧ между центрами (г - 1)-го и r-го циклов.

АЛЛЛ

Wr + umr. г 2,4,...,R

Фронтом тактового импульса блока оценки-коррекции напученное значение iji гэаписывается в регистр 36 (фиг.8е а соответствующее ему значение 1 , поступающее в блок 6 поиска максимума на вход 7«3 блока, записывается в регистр 57 (фиг.7ж). На выход регистра 37 (фиг.8з) по фронту этого же тактового импульса перепишется предыдущее значение нормированной оценки фазы Lf г, . На выходе инверторов 38 и 59 формируются соответственно значения-Cf p., . Значения lr, C-Pr-t и - q r поступают на входы ч етыр ехвходовог о D-разр ядног о с умма- тора 58, причем Ц г, н подаются на младшие разряды 0,1,.,.,d, а 1Г - на старшие разряды d, d + 1,,.,, D-1. На четвертый вход сумматора 58 подана логическая 1 только в одном d-том разряде, что соответствует коду 1/2. С выхода сумматора 58 старшие разряды I, d + 2....D - 1, представляющие собой оценку Л.пг, поступают на одноименные разряды третьего входа сумматора 39,на два других входа которого поступают значения cpr и -Lff,.,. На его выходе формируется значение оценки &(j)j,, котог рое фронтом следующего тактового импульса блока оценки-коррекции записывается в регистр АО (фиг.8и).

На основании нормированных оценок приращения полно фазы Д фг в блоке оценки-коррекции формируются нормированные оценки отклонения частоты сигнала ПЧ от минимально возможного значения f0 -F на момент времени (R + 1) Т от начала интервала оценки-коррекции:

4 л

AKJ -gj.

и оценка производной частоты сигнала

Rл

AKf %5lMVr,

где tot и /Ьг - весовые коэффициенты. Качество оценок &К и ДКг определяется выбором весовых коэ4 фициентоя 5/г и fir , Одним из путей определения (vfr и /bj, является представление нормированных оценок & К . и & К ; в

виде:

,КЈ-

ПЧ

t

f

w(|+ От

Дк;

тМ

Ъ

пч у

где нормированные оценки ЈПцчастоты сигнала ПЧ и оценка fni( производной частоты сигнала ПЧ, приведенные к моменту TR/2 от начала интервала оценки-коррекции, находятся методом численного дифференцирования нормированных оценок полной фазы и приращений полной фазы.

Например, для R 3, как видно и графов, приведенных на фиг.9

Л Јпч 2Т 2Т

-

±ПЧ т

чи арифметико-логических блоков 42 и 49, устанавливаемом уровнем логи- ческой 1 (фиг.8л), С выхода 55.2 синхронизатора 55 на последующих тактах устанавливается режим суммирования арифметико-логических блоков 42 и 49 уровнем логического О в результате чего тактовым импульсом блока оценки-коррекции в регистры 43 и 50 записываются частичные суммы соответственно

г )

15

Изобретение относится к радио- ч технике. Цель изобретения - увеличе ние точности автоподстройки частоты. Устройство содержит генератор 1 тактовой частоты, цифровой синтезатор 2 частот, смеситель 3, усилитель 4 промежуточной частоты, цифровой анализатор 5 комплексного спектра, блок 6 поиска максимума, блок 7 оценки- коррекции и делитель 8 частоты. Цель достигается введением блока 7 оценки-коррекции, который управляет цифровым синтезатором 2 путем задания эффективных оценок частоты и первой производной частоты входного сигнала, в связи с чем уменьшается динамическая погрешность слежения за изменяющейся входной частотой. 5 з.п. ф-лы, 9 ил.

Тогда легко определить

AKi

шМ

AKJ-f W,-AV7 )

и коэффициенты

.2Мл/ ЗМ

оса ж - ; и - т ,

Рг--5 - P

Ј2Т1

mM

С выхода регистра 40 значение Д (Jf поступает на первые входы перемножителей 41 и 48, на вторые входы которых поступают весовые коэффициенты соответственно ОЈРИ Л г с выходов постоянных запоминающих блоков 56 и 47. Весовые коэффициенты считываются из постоянных запоминающих блоков по адресу, поступающему с выхода 55.1 синхронизатора 55, и соответствующему номеру такта блока-оценки- коррекции. Произведения Д ц) г и /ip Д(рр с выходов-перемножителей 41 и 48 поступают на первые входы арифметико-логических блоков 42 и 49 соответственно.

Арифметико-логические блоки 42 и 49 вместе с регистрами 43 и 50 представляют собой накопительные сумматоры, в которых формируются на протяжении R смежных циклов оценки АК и Л К соответственно. Запись в регистры 43 и 50 соответственно эна чений (фиг ,8к) и flz Д (J/2 осуществляется на пятом такте блока оцен ки-коррекции каждого интервала оценки-коррекции в режиме прямой переда

С регистров 43 и 50 значения ДК иДКЈ поступают на первые входы соответственно сумматоров 44 и 51, где они складываются с кодами частоты К/ и производной частоты К / , ,

1,.I,I 1 7

полученными на i-1-ом интервале оценки-коррекции. На двух других входа сумматора 44 поступают нормированный код номинального значения f. промежуточной частоты

мом

«И . - F) - fKOM

и частотная поправка, формируемая на выходе перемножителя 54 из К | ;и и множителя чкстотной поправки S « T(R + 1)fT/m.

Таким образом, на выходе сумматора 44 образуется новых код частоты

Ki; ч;-1 ч.-,

+ KM,

s +

а на выходе сумматора 51 - новый код производной частоты

к;.

Х.1-1

+ Ак

{ )

которые импульсом, формируемым на iвыходе 55.5 синхронизатора 55 в начале R + 2-го цикла анализа, записываются соответственно в регистры 46 |(фиг.8м) и 53.

Цифровой синтезатор 2 частоты (фиг.6) работает следующим образом.

Код производной частоты К j . поступает на вход арифметико-логического блока 70, который совместно с регистром 71 представляет собой (log, 2mM)-paзрядный накопительный сумматор, в котором KJ; циклически суммируется с частотой Ј. Старшие разрядов на выходе регистра 71 представляют собой коды отсчетов приращения частоты

ки(Ю

К

Ч 12т

где 1,2.... - номера отсчетов от начала i-того интервала оценки-коррекции, следующих в дискретные моменты времени, кратные & t 1/fT. Полученное значение K(k) в сумматоре 72 складывается со значением кода частоты . Таким образом, на выходе сумматора 72 формируется ступенчато изменяющийся код частоты

K,.(k)

4V

KJ + Vk)

Код частоты K/(k) с выхода сумматора 72 поступает на вход сумматора 73, который совместно с регистром 74 представляет собой накопительный сумматор, в котором Kr(k) циклически суммируется с частотой fT. На выходе регистра 74 формируется код текущих отсчетов фазы выходного сигнала циф- ipoBoro синтезатора частот

К (k) Kj(k)K

Коды отсчетов Klnf-(k) поступают на адресные входы постоянного запоминающего блока 75, в котором хранятся значения синусоидальной функции на одном периоде М кода фазы. Полученны на выходе постоянного запоминающего блока 75 отсчеты синтезированного выходного сигнала преобразуются цнф- роаналоговым преобразователем 76 из цифровой в аналоговую форму. Фильтр 77 нижних частот подавляют гармоники сформированного сигнала.

Синхронизатор 55 (фиг.5) работает следующим образом.

При отсутствии сигнала Связь, то есть логическом О на входе 7С4 (фиг.За) блока оценки-коррекции, на старшем разряде входа адреса постоян ного запоминающего блока 64, на D- входе триггера 67, на вход установки в ноль счетчика 63 через инвертор 69 поступает логическая 1. Этот уровень сигнала удерживает счетчик 63 в нулевом состоянии. При этом из постоянного запоминающего блока 64 считывается четырехразрядное слово синхронизации, записанное по нулево

О 5

0

5

0

35 40

45

50

5

му адресу, которое спадом импульса синхронизации записывается в регистр 65. Единичное значение первого разряда слова синхронизации переключает мультиплексор 60 на прохождение сигнала от входа синхронизации блока на выход мультиплексора 60. Уровень логической 1 второго разряда слова синхронизации удерживает счетчик 66 в нулевом состоянии и разрешает прохождение через элемент И 61 и элемент ИЛИ 62 импульса синхронизации на выходе 55.4 синхронизатора.

Этот импульс периодически записьп вает в регистр 65 то же самое значение слова синхронизации, содержащееся по нулевому адресу постоянного запоминающего блока 64. Единичное значение третьего разряда слова синхронизации разрешает прохождение импульса синхронизации через элемент И 68. Фронтом этого импульса в триггер 67 записывается логический О, который поступает на выход 55.3 синхронизатора 55 (фиг08б). Значение четвертого разряда слова синхронизации, поступающее на выход 55.2 синхронизатора 55, равно нулю.

При появлении сигнала Связь логическая 1 поступает на D-вход триггера 67 и на старший разряд входа адреса постоянного запоминающего блока 64, а на вход установки в О счетчика 63 поступает логический О, который разрешает его работу. Фронтом очередного импульса синхронизации содержимое счетчика 63, поступающее на выход 55„1 синхронизатора 55, увеличивается на 1. В триггере 67 записывается логическая 1, которая поступает на выход 55.3 синхронизатора 55. Из постоянного запоминающего блока 64 по ( 1)-му адресу, где b , число разрядов блока, выбирается новое слово синхронизации, отличием которого от предыдущего является нулевое значение третьего разряда, что вызывает запрет прохождения импульсов синхронизации на выход 55.3 синхронизатора 55 (фиг„8г).

На некоторых тактах г- блока оценки-коррекции разряды слова синхронизации имеют отличия от описанного выше значения.

При г ж 5 значение четвертого разряда слова синхронизации устанавливается равным логической 1, что вызывает,установку в режим прямого

пропускания арифметико-логических блоков 42 и 49„

На R + 1-м цикле анализа при г R + 1, R + 2, R + 3 значение первого разряда слова синхронизации устанавливается равным логическому О, что ведет к переключению мультиплексора 60 на пропускание тактовых импульсов устройства.

При r R 1 второй разряд слова синхронизации принимает пулеяое значение, которое запрещает прохождение тактовых импульсов через пор- вый элемент И 61 и разрешает работу счетчика 66. Он отсчитывает L + 1 тактовых импульсов, после чего на его выходе возникает импульс переполнения, который проходит через члеi

мент ИЛИ 62 и вызывает начало следующего R + 2-го такта блока оцекки- коррекции.

При r R + k третий разряд слова синхронизации принимает единичное значение, что разрешает прохождение синхроимпульса в начало R + 2-го цикла анализа через элемент И 68 на выход 55.5 синхронизатора 55.

Формула изобретения

0

5

0

5 0 5 0 е. 1О1Ы, в рведг н бл(. к оценки-коррекции, сходы максимальной деистви- тельной и мнимой составляющих комплексного сиг-ктра, вход номера частотного канала с максимальным значением модуля комплексного спектра и вход сигнала обнаружения которого соединены с соответствующими выходами блока поиска максимума, пятый вход блока оценки-коррекции является входом кода прогнозируемого чначекня частоты сигнала, его шестой вход - входом кода прогнозируемого значения гизрвой производной частоты сигнала, а три выхода соединены соотво ствен- но с входами установки частоты, установки проитводной частоты и запуска цифрового синтезатора частот, при этом тактовый входа блокз оценки-коррекции соединен с выходом генератора тактовой частоты, а вход синхронизации - с выходом делителя частоты.

входом кода операции арифметико-логического блока каждого процессора, входы записи регистра и оперативного запоминающего блока обоих процессоров объединены со счетньм входом первого счетчика и являются тактовым входом цифрового анализатора комплексного спектра, входы обнуления первого и второго счетчиков объединены с входом установки триггера в единичное состояние и являются входом синхронизации цифрового анализатора комплексного спектра, а выходы процессоров являются соответственно выходом действительной и мнимой составляющей спектра цифрового анализатора комплексного спектра.

0

5

0

5

0

5

0

5

в ноль второго триггера и входами обнуления счетчика и первого регистра и является входом синхронизации блока поиска максимума, выход второго регистра является выходом максимальной действительной составляющей комплексного спектра, выход третьего регистра - выходом максимальной мнимой составляющей комлексного спектра, выход четвертого регистра - выходом номера частотного канала с максимальным значением модуля комплексного спектра, а выход второго триггера - выходом сигнала обнаружения.

5

0

5

0

5

0

5

0 5

дом второго счетчика, выход переполнения которого соединен с вторым входом элемента ИЛИ, выход элемента ИЛИ, являн п01Йся четвертым выходом синхронизатора, подключен к входу записи регистра, у которого расход первого разряда соединен с входом управления мультиплексора, выход второго разряда - с входом обнуления второго счетчика и вторым входом первого элемента И, выход третьего разряда - с первым входом второго элемента И, л пыход четвертого разряда является вторым выходом синхронизатора, выход второго элемента И, являющийся пятым выходом синхронизатора, с оединен с тактовым входом триггера, информационный вход которого объединен со старшим разрядом адресного входа постоянного запоминающего блока и входом инвертора и является первым входом синхронизатора, а выход триггера является третьим выходом синхронизатора, выход инвертора соединен с входом обнуления первого счетчика, выход которого является первым выходом синхронизатора, кроме того первый вход мультиплексора является вторым входом синхронизатора, а второй вход мультиплексора, объединенный с вторым входом второго элемента И, - третьим входом синхронизатора.

5

±

)e

Я

Г

.ж.

Ј

72

;i

5,2

/8

79

I

Фи.2

JlJЛJП пJlJlJTЛJl ггJaJЛJlJlJlJl

А

ZL

1 li

/7

/

гг

f t. i и. ч i

Т

s

к,

L

en

I