Управляемый делитель частоты следования импульсов Советский патент 1991 года по МПК H03K23/66 H03K23/40 

11

о о о о о

Изобретение относится к импульсной технике и может найти применение в автоматике и вычислительной технике, устройствах синхронизации и цифровых синтезаторах частот.

Цель изобретения - повышение быстродействия.

На чертеже приведена электрическая функциональная схема управляемого дели- теля частоты следования импульсов.

Управляемый делитель частоты следования импульсов содержит счетчик 1 импульсов, сумматор 2, первый, второй, третий и четвертый триггеры 3-G, коммута- тор 7, шину 8 управления, шину 9 кода коэффициента деления, входную шину 10 и выходную шину 11, при этом вычитающий вход счетчика 1 импульсов соединен с входной шиной 10, тактовыми входами первого, третьего и четвертого триггеров 3, 5 и б, информационные входы - с выходами сумматора 2, входы записи и разрешения заема - с инверсным входом трет ьего триггера 5, выход заема - с входом запуска первого триггера 3 и с входом сбро- сл четвертого триггера 6, первая группа входов сумматора 2 соединена с шиной 9 кода коэффициента деления, вторая группа входов - с общей шиной, вход переноса - с пходом управления коммутатора 7 и с инверсным выходом второго триггера 4, вход запуска которого соединен с шиной 8 управления, информационный вход первого триггера 3 соединен с общей шиной, прямой выход - с информационными входами третьего и четвертого триггеров 5 и 6, прямой выход третьего триггера 5 соединен с тактовым входом второго триггера 4 и с первым входом коммутатора 7, второй вход ко- торою соединен с прямым выходом четвертого триггера 6, выход - с выходной шиной 11.

Устройство работает следующим образом.

Счетчик 1 переключается по отрицательным перепадам импульсов с шины 10. При достижении счетчиком 1 нулевого состояния на его выходе заема появляется сигнал заема, длительность которого равна длительности импульса на шине 10, а задержка - задержке одного цифрового логического элемента, так как формирователь сигнала заема стробируется импульсами с шины 10. Информационный вход триггера 3 подключен к общей (нулевой), шине, поэтому после подачи питания на устройство его триггеры через несколько импульсов с шины О установятся в нулевое состояние и находятся з ь. ом состоянии до появления

импульса на выходе заема счетчика 1. Импульс с выхода заема переключает триггер 3 в единичное состояние по (приоритетному) входу запуска и удерживает триггер 5 в нулевом состоянии по (приоритетному) входу сброса. Сигнал в виде уровня логической единицы с прямого выхода триггера 3 поступает на информационные входы триггеров 5 и 6, триггер 6 по фронту ближайшего импульса с шины 10 переключается в единичное состояние, по срезу этого же импульса триггер 3 переключается в нулевое,а триггер 5 в единичное состояние. Следующим фронтом импульса с шины 10 триггер 6 устанавливается в нулевое состояние. После чего срезом этого же импульса триггер 5 также устанавливается в нулевое состояние. Задержка сигналов на выходах триггеров 5 и 6 относительно импульсов на шине 10 равна только времени их переключения, длительность равна периоду импульсов на шине 10.

В режиме целочисленного коэффициента деления на входе запуска триггера 4 присутствует сигнал в виде логического нуля, поступающий с шины 8. который удерживает этот триггер в единичном состоянии. Уровень логического нуля с инверсного выхода триггера 4 поступает на вход переноса сумматора 2 и на управляющий вход коммутатора 7; при этом коммутатор 7 пропускает на шину 11 сигнал с прямого выхода триггера 6. Код с шины 9 без изменения проходит на выходы сумматора 2 и поступает на информационные входы счетчика 1. При наличии на входе разрешения записи сигнала в виде уровня логического нуля с инверсного выхода триггера 5 в счетчик 1 производится запись соответствующего кода. Этот же сигнал поступает на вход разрешения заема счетчика 1 для исключения возникновения на выходе заема ложных сигналов во время записи информации в счетчик 1. И качестве входа разрешения заема счетчика 1 может использоваться дополнительный вход дешифратора, формирующего сигнал заема. Коэффициент деления устройства в режиме целочисленного коэффициента деления определяется соотношением

f - . х -1-1 М (Чл- 7-О 1 Iv,

Твых

где fex - частота входных импульсов, поступающих на шину 10;

TBHX - частота выходных импульсов на шине 11;

N - двоичный код, поступающий на шину 9.

В режиме дробного коэффициента деления на шине 8 присутствует сигнал в виде уровня логической единицы, разрешающий триггеру 4 переключаться по срезу каждого импульса с выхода триггера 5. Сигнал на выходе триггера Л и на входе переноса сумматора 2 поочередно принимать значения нуль и единица, при этом на выходе сумматора 2 поочередно возникают кодовые комбинации N и N-M. Частота следования импульсов на выходе заема счетчика 1 поочередно принимает значения fBx/KA и вх/Кд+1. Для получения выходной частоты Твх/Кд+1/2 в коммутаторе 7 производится коммутация сигналов, поступающих с выходов триггеров 5 и 6, которые сдвинуты один относительно другого на полпериода входных импульсов.

Результирующий коэффициент деления устройства в режиме дробного коэффициента деления равен

Кл

fn

fB

(3+N}+1/2.

Точность формирования дробного коэффициента деления определяется разностью задержек переключения триггеров 5 и 6 (при форме входных импульсов типа меандр), а задержка выходных импульсов относительно входных равна сумме задержек переключения триггера 5 (или 6) и коммутатора 7.

0

5

0

5

0

5

Формула изобретения Управляемый делитель частоты следования импульсов, содержащий счетчик импульсов, вычитающий вход которого соединен с тактовым входом первого триг- iepa, информационный вход которого соединен с общей шиной, второй триггер, вход запуска которого соединен с шиной управления, шину кода коэффициента деления и входную и выходную шины, отличающийся тем, что, с целью повышения быстродействия, в него введены третий и четвертый триггеры, коммутатор и сумматор, выходы которого соединены с информационными входами счетчика импульсов. первая группа входов - с шиной кода коэффициента деления, вторая группа входов - с общей шиной, вход переноса соединен с инверсным выходом второго триггера и с входом управления коммутатора, выход которого соединен с выходной шиной, первый вход - с прямым выходом третьего триггера и с тактовым входом второго триггера, второй вход - с прямым выходом четвертого триггера, тактовый вход которого соединен с тактовым входом третьего триггера, с входной шиной и с вычитающим входом счетчика импульсов, входы записи и разрешения заема которого соединены с инверсным выходом третьего триггера, выход заема соединен с входом сброса третьего триггера и с входом запуска первого триггера, прямой выход которого соединен с информационными входами третьего и четвертого триггеров.

Изобретение может использоваться в автоматике и вычислительной технике, устройствах синхронизации и цифровых синтезаторах частот. Цель изобретения - повышение быстродействия - достигается введением триггеров 5, 6, коммутатора 7, сумматора 2 и организацией новых функциональных связей. Устройство также содержит счетчик 1 импульсов, триггеры 3, 4, шину 8 управления, шину 9 кода коэффициента деления и входную 10 и выходную 11 шины. Коэффициент деления устройства в режиме дробного коэффициента деления K_д = (3 + N) + 1/2, где N - значение кода на шине 9. 1 ил.