Быстродействующий управляемый делитель частоты Советский патент 1992 года по МПК H03K23/66 H03K23/00 

Л

Ј

Изобретение относится к импульсной технике и может быть использовано в устройствах автоматики и вычислительной техники, в устройствах синхронизации и в цифровых синтезаторах частот. Цель изобретения - повышение быстродействия - достигается введением второго 5, третьего 6 и четвертого 7 триггеров, запоминающего устройства 10 и регистра хранилища 9. Устройство также содержит двухмодульный делитель 1 частоты, счетчики импульсов соответственно старших 2 и младших 3 разрядов, первый триггер 4, элемент И-НЕ 8, входную шину 11, шину 12 управления, кодовую шину и выходную шину 14. 1 ил.

13

VI

о

VJ VI

О

ю

Ј

Изобретение относится к импульсной технике и может быть использовано в устройствах автоматики и вычислительной техники, з устройствах синхронизации и в цифровых синтезаторах частот.

Цель изобретения - повышение быстродействия.

На чертеже приведена электрическая функциональная схема предлагаемого устройства.

Быстродействующий управляемый делитель частоты содержащий двухмодуль- мый делитель 1 частоты (с коэффициентом деления п/п+1), счетчики 2 и 3 импульсов соответственно старших и младших разря- дев первый 4, второй 5, третий б и четвертый 7 триггеры, элемент И-НЕ 8, регистр 9 хранения, запоминающее устройство 10, входную шину 11. шину 12 управления, кодовую шину 13 и выходную шину 14. Тактовый вход двухмодульного делителя 1 частоты соединен с входной шиной 11, так- тоеый вход регистра 9 хранения соединен с шиной 12 управления, информационные входы соединены через запоминающее ус- тройство 10 с кодовой шиной 13, первая группа выходов соединена с информационными входами счетчика 2 старших разрядов, счетный вход которого соединен с С-еходами первого 4, второго 5, третьего б ii четвертого 7 триггеров с выходом двух- модульного делителя 1 частоты и со счетным в-одом 3 импульсов младших разрядов, информационные входы которого соединены с второй группой выходов ре- гистря 9 хранения, выход пеоеноса соединен с S-входами второго 5 и четвертого 7 триггеров и с первым водом элемента И- НЕ 8. второ. вход которого соединен с прямым гнедом четвертого триггера 7 и с К- ходом второго триггера 5. R-вход которого соединен с S-зходом. а J-вход - прямым выходом первого триггера 4 и с выходом переноса счетчика 2 импульсов старших разрядов, вход записи которого соединен с первым входом переноса счетчика 3 импульсов младших разрядов, с прямым выходом второго триггера 5 и с J-вхсдом третьего триггера 6, прямой ви- ход которого соединен с выходной шиной 14. с входом разрешения счета и с вторым входом переноса счетчика 3 импульсов младших разрядов, третий вход которого соединен с выходом элемента И-НЕ 8, вход записи - с входом переноса счетчика 2 им- пульсов Старших разрядов, с инверсным выходом второго триггера 5 и с К-входом третьего триггера 6. инверсный выход которого соединен с входом разрешения счета счетчика 2 импульсов старших разрядов и с

входом управления двухмодульного делителя 1 частоты, при этом J-входы первого 4 и четвертого 7 триггеров соединены с шиной логического нуля, К-входы - с шиной логической единицы. В качестве триггеров устройства используются триггеры JK-типа, в качестве запоминающего устройства может быть использованб программируемое постоянное запоминающее устройство.

Устройство работает следующим образом.

Преобразование двоичного кода коэффициента деления, поступающего на шину 13, в двоичные коды NCT и NMn для работы счетчиков 2 и 3 соответственно производится с помощью устройства 10 с последующим занесением этих кодов в регистр 9 по сигналу на шине 12.

Делителем 1 осуществляется деление частоты входных импульсов, поступающих на шину 11 либо на гм (например, 10). либо на (например, 11). Установка того или иного значения коэффициента деления производится сигналом, поступающим на вход управления делителя 1 с инверсного выхода триггера б. В начале каждого цикла работы устройства триггеры 4-7 находятся в нулевом состоянии. На входе управления делителя 1 и на входе разрешения счета счетчика 2 присутствует сигнал высокого уровня, при этом делитель 1 имеет коэффициент деления щ, а счетчик 2 представляет собой вычитающий двоичный счетчик импульсов с предварительной записью кода и элементом переноса; он переключается по срезу (заднему фронту) импульса с выхода делителя 1. При достижении нулевого состояния счетчиком 2 на его выходе переноса формируется импульс, который устанавливает триггер 4 в единичное состояние и подтверждает нулевое состояние триггера 5. По ближайшему после окончания импульса переноса срезу импульса с выхода делителя 1 триггер 4 переключается в нулевое состояние, в котором он находится до прихода следующего им; пульса с выхода переноса счетчика 2, при этом триггер 5 переключается в единичное состояние. В этом состоянии триггер 5 находится до тех пор. пока на его К-вход поступит высокий уровень с прямого выхода триггера 7. Сигнал с инверсного выхода триггера 5 поступает на вход переноса счетчика 2 и запрещает перенос, что исключает возможность появления ложных, сигналов переноса во время записи в этот счетчик кода. Сигнал с прямого выхода триггера 5 поступает на вход записи счетчика 2 и переводит его в режим записи кода, а также на вход переноса счетчика 3. По следующему срезу

импульса с выхода делителя 1 триггер 6 переключается в единичное состояние, низкий уровень с его инверсного выхода поступает на вход управления делителя 1 и изменяет его коэффициент деления на П2. Сигнал с прямого выхода триггера 6 поступает на вход разрешения счета и на второй вход переноса счетчика 3, который представляет собой четырехразрядный двоичный счетчик импульсов с предварительной записью кода и элементом переноса. На двух других входах переноса счетчика 3 также присутствуют высокие уровни (с прямого выхода триггера 5 и с входа элемента 8). Счетчик 3 начинает переключаться по срезам импульсов с выхода делителя 1, поступающих на его счетный вход, от предварительно записанного кода до нуля. При достижении счетчиком 3 нулевого состояния на его выходе переноса появляется импульс, который устанавливает триггер 7 в единичное состояние и удерживает в единичном состоянии триггер 5. После окончания упомянутого импульса переноса на выходе элемента 8 выделяется сигнал, который поступает на третий вход переноса счетчика 3 для исключения возможности появления на его выходе переноса ложных импульсов. По ближайшему после окончания сигнала переноса срезу импульса с вы/ода делителя 1 триггеры 5 и 7 переключаются в нулевое состояние, по срезу следующего импульса в нулевое состояние переключается триггер 6, что запрещает счет счетчику 3. Сигнал в виде высокого уровнр с инверсного выхода триггера 6 поступает нз вход делителя 1 и переключает его коэффициент деления на ni. Этот же сигнал переводит в режим счета счетчика 2. Далее цикл работы устройства повторяется.

Таким образом сигнал с прямого выхода триггера 5 используется для записи кода в счетчик 2, сигнал с имперского выхода - для организации переноса ь счетчике 2 и для записи кода в счетчик 3; сигнал с прямого выхода триггера 6 используется для разрешения счета и переноса счетчика 3, сигнал с инверсного выхода - дпя разрешения счета счетчика 2 и для управления коэффициентом деления делителя 1. Задержка сигналов записи,разрешения и переноса относительно срезов импульсов с выхода делителя 1 равна времени переключения только триггера 6. Необходимо отметить, что для надежной работы устройства задержка сигналов с выхода переноса счетчика 2 не должна превышать половины величины периода импульсов с выхода делителя 1 при форме сигнала типа меандр

Формула изобретения

Быстродействующий управляемый делитель частоты, содержащий двухмодуль- ный делитель частоты, тактовый вход которого соединен с входной шиной, пер0 вый триггер, элемент И-НЕ, счетчики импульсов младших и старших разрядов, кодовую шину, шину управления и выходную шину, отличающийся тем, что, с целью повышения быстродействия, в него

5 введены второй, третий и четвертый триггеры, запоминающее устройство и регистр хранения, тактовый вход которого соединен с шиной управления, информационные входы соединены через запоминающее уст0 ройство с кодовой шиной, первая группа выходов соединена с информационными входами счетчика импульсов старших разрядов, счетный вход которого соединен с С-входами первого, второго, третьего и

5 четвертого триггеров, с выходом двухмо- дульного делителя частоты и со счетным входом счетчика импульсов младших разрядов, информационные входы которого соединены с второй группой выходов реги0 стра хранения, выход переноса соединен с S-входами второго и четвертого триггеров и с первым входом элемента И-НЕ, второй вход которого соединен с прямым выходом четвертого триггера и с К-входом

5 второго триггера, R-вход которого соединен с S-входом, а J-вход - с прямым выходом, первого триггера и с выходом переноса счетчика импульсов старших разрядов, вход записи которого соединен с первым вхо0 дом переноса счетчика импульсов младших разрядов, с прямым выходом второго триггера и с J-входом третьего триггера, прямой выход которого соединен с выходной шиной с входом разрешения счета и вторым

5 входом переноса счетчика импульсов младших разрядов, третий вход переноса которого соединен с выходом элемента И-НЕ, вход записи - с входом переноса счетчика импульсов старших разрядов, с инверсным выходом

0 второго триггера и с К-входом третьего триггера, инверсный выход которого соединен с входом разрешения счета счетчика импульсов старших разрядов и с входом управления двухмодульного делителя частоты, при этом

5 J-ЕХОДЫ первого и четвертого триггеров соединены с шиной логического нуля, К- входы - с шиной логической единицы.