Устройство для обнаружения модульных ошибок Советский патент 1991 года по МПК G11C29/00 

Изобретение относится к автоматике и вычислительной технике, в частности к запоминающим устройствам, и может быть использовано для обнаружении одиночных модулей ошибок в системах, к которым предъявляются повышенные требования надежности.

Целью изобретения является повышение надежности и быстродействия устройства.

В качестве примера рассмотрим случай двоичного модульного кода с К 16 информационными разрядами в слове, используемого в запоминающем устройстве обнаружения одиночных модульных ошибок.

Принимаем, что для хранения информации в устройстве использованы четырехразрядные приборы памяти а преобразования сигналов при формировании контрольных

разрядов кода и ошибок производятся пу тем сложение сигналов по модулю дна

Для определение числа контрол ных разрядов вначале находят ьеличин/ г/2

г1б -4, выбирают г-, Г2 4-т е получаю, модульный код (24,16) с г 8, для хранения групп разрядов которого истюльз ют п ибо- ры памяти Затем составляют таблицу го вмещенных разрядов кода и определяющую порядок формирования сиг налов контрольных ратрядоп и гиги юп ошибок.

В информационной ч,и ти ттбп-ц , (фиг 1). имеющей в данном сл/пс .) , квадрата размером 4x4 чч иш (К диагоналям одного напр.шчен. я ,г вверх) размещают информационш к р- ; ды каждого из приборов гпмяги и п т ствующие им разряды мо/д 1ьш ( м,, фиг 1 в верхнем правом yi,/ ,ч,-,,,

О

J

hO О 00

номер модуля (первая цифра) и номпр ею разряда (вторая цифра), в нижнем левом углу - символ соответствующего разряда модульного кода (ш) При указанном размещении по диагоналям другого направления, столбцам и строкам таблицы разряды любого из модулей содержатся не более одного раза, одноименные разряды модулей для удобства реализации размещены по столбцам таблицы.

В таблице (Фиг. 1) предусмотрены также дополнительные строка для размещения контрольных разрядов модулей по столбцам (Li) и столбец для размещения контрольных разрядов по строкам (ci), причем в пределах дополнительных строки и столбца мо ут быть размещены, как на фиг. 1, разряды одного и того же модуля, что не влияет на точность обнаружения ошибок.

R соответствии с таблицей (фиг, 1) необходимое количество модулей при указанном их размещении равно семи, так в информационной части таблицы только один из модулей содержит четыре разряда, а остальные - по три. что необходимо для обеспечения различимости модулей при обнаружении ошибок.

На фиг. 2 представлена таблица, в которой свободные разряды приборов памяти используют для хранения контрольных разрядов по столбцам, что позволяет уменьшить общее количество модулей до шести. При этом не нарушаются условия обнаружения отказавшего модуля.

При записи информации в приборы памяти запоминающего устройства формируют сигналы контрольных разрядов по столбцам (bi) и строкам (с.) путем сложения по модулю два сигналов информационных разрядов кода, соответствующих столбцу и строке таблицы

Полученные сигналы контрольных разрядов и сигналы информационных разрядов кода разделяют на группы сигналов, каждая из которых соотеетствует одному из модулей, в разряды которых эти сигналы записы- вают в соответствии с таблицей размещения разрядов модулей и кода.

При считывании информации с приборов памяти формируют сигналы xi, yi ошибок по столбцам и строкам п соответствии с той же 1з6лицей (фиг. 2), но с учетом сигналов контрольных разрядов

При сложении CHI налов по модулю два (проверке их четности) в соответствующем разряде ошибок Формируется сигнал О при отсутствии оич бки или сигнал 1 при ее наличии, момор этого разряда в ошибках no CTonhmM гоппядрет с номером ошибочного р;-пр- rt мод / ш с первого по

пятый (фиг 2) Для шестого модуля номера его разрядов совпадают с номерами разрядов ошибок по строкам.

В рассматриваемом примере возможны

15 различных сочетаний сигналов ошибок в разрядах одного из шести модулей При этом лишь для первого модуля, разряды которого размещены по большой диагонали таблицы, происходит совпадение сигналов

0 во всех одноименных разрядах обеих ошибок.

Для модулей с второго по пятый совпадающие разряды ошибок оказываются смещенными, причем конкретное смещение

5 разрядов характерно для каждого модуля Кроме того, количество информационных разрядов в этих модулях на один меньше, чем в первом модуле, следовательно, в одном из разрядов ошибок по строкам всегда

0 будет нулевой сигнал

Для шестого модуля сигналы ошибок появляются только по строкам.

Указанные отличия в распределении сигналов ошибок обеспечивают однознач5 ное обнаружение ошибочного модуля

На фиг. 3 приведена таблица, в которой для каждого из шести модулей показано соответствие всех возможных сочетаний сигналов ошибок (1) в разрядах ошибок по

0 столбцам(Х1, Х2, ХЗ, Х4) сигналам ошибок в разрядах ошибок по строкам (Y1, Y2, Y3. Y4). Как можно видеть, при сравнении пар сигналов ошибок по строкам и столбцам в соответствии с приведенным для каждого

5 модуля в нижней части фиг. 3 алгоритмом полное совпадение сигналов (и 1, и О) при любых ошибках в одном модуле будет происходить только для данного модуля. Для других модулей такие совпадения не

0 происходят.

При сравнении пар сигналов ошибок возможны следующие случаи:

1)сигналы ошибок отсутствуют - ошибок нет, сигналы считанной информации вы5 даются на вход устройства;

2)сигналы ошибок имеются только в разрядах ошибок по строкам - отказал шестой модуль, формируется сигнал его номера, сигналы ошибочных разрядов ошибок по

0 строкам являются сигналами ошибочных разрядов шестого модуля, ошибок в информационных разрядах модулей нет;

3)сигналы во всех соответствующих данному модулю парах разрядов ошибок по

5 строкам и столбцам совпадают - формируется сигнал номера этого модуля, сигналами ошибочных разрядов модуля являются сигналы в разрядах ошибок по столбцам:

4)сигналы ошибок имеются по строкам и по столбцам, но нет совпадения пар сигналов ни для одного модуля фиксиру мг наличие ошибок однопремснно п несколь ких модулях.

Форма и размеры таблиц размещения совмещенных разрядов кода и модулей зависят от числа информационных разрчдоп модульного кода.

Пример таблицы, составленной дли ко да (80.64) в случае восьмиразрядных моду лей, приведен на фиг. 4. 5. Для простоты н ячейках таблиц указаны только номера модулей и номера их разрядов.

Из сопоставления фиг. 2 и 4 видно, что относительная доля контрольных разрядоп в модульном коде уменьшается при увели чении числа информационных разрядов.

Существует некоторая вероятность ложных обнаружений, связанная с маловероятным случаем возникновения однокрш- ных ошибок сразу в двух модулях. отказавшие разряды которых размещены на одной из других диагоналей таблицы. При необходимости такие ложные обнаружения могут быть исключены или их вероятность существенно уменьшена. Для этого информационные разряды модулей размещают в таблице с пропусками. Примеры таблиц с пропусками приведены на фиг. 6а и б для кодов (28.16) и (48.32) соответственно. Однако пропуски обусловливают увеличение избыточности модульного кода (увеличение числа контрольных разрядов).

На фиг. 7 представлена структурная схема устройства: на фиг. 8 - структурная схема блока формирователей контрольных разрядов; на фиг. 9 - схема входов и выходов модулей; на фш . 10 - структурная схема блоков формирователей ошибок; на фиг. 11 -схема входов и выходов блоков сравнения; на фиг. 12 - схемы входов и выходов блока исправления ошибок; на фиг. 13 а и б - функциональные схемы блоков сравнения; на фиг. 14 - функциональная схема блока исправления ошибок.

На фиг. 8-12 приведены структурные схемы блоков и их связей для случая использования шести четырехразрядных приборов памяти запоминающего устройства, что реализовано на примере модельного кода с числом разрядов п --- 24, , п Г2 4 (фиг.

2).

Устройство (фиг. 7) содержит первый 1 и второй 2 блоки формирователей контрольных разрядов с выходами 3 и 4 соответственно, информационные входы 5, входы 6 N многоразрядных модулей, в состав каждого из которых входят приборы (БИС) памяти 7.1-7.N, входы 8 модулей, первый 9 и второй 10 блоки формирователей ошибок с выходами 11 и 12 соответственно, N блоков 13.13.N сравнения. Гишки 1 5 формпрпнатеж-й выходных сигналоп г. выходами 16 ус i ррйгл пл

Блоки 1 и 2 (фиг. 8) содермсп

формирователей 17.1- 17 В глинллпп контрольных разрядов по четыре Форг. иронате- ля с каждом из блокпв. х оды форм..ропат елей подг.гедччрнь1 ч информационным входам 5 шестнадцати ннформа0 ционнмх разрядов а1 а 16 п попядке, определяемом таблицей фиг. 2 Символами Ь1 Ь4 и с1 с4 обозначены пг четыре выхода формирователей, соответствующий кот- рольным разрядам по столбцам и строкам

5 таблицы.

Для каждого из шести модулей G.I G.6 на фиг 9 указан порядок совмещения ин- 1 ормацисжных разродоп а1 a1G и ныходоп формирователей Ы Ь4, cl с4 с разрядами

0 модулей 1.1 1.4, 2.1-2 4. 3.1 3.4, 4.1 4.4, 5 1 5.4. 6.1-6.4 в соответствии с таблицей фиг. 2.

9 и 10 (фш . 10) содержат восемь формирователей 18.1- 18.8 ошибок, почеты5 ре формирователя п каждом из блоков. Выходы 8 модулей (фиг. 9) соединены с соответствующими входами формирователей ошибок (фиг. 10) п порядке, определяемом мблицей фиг. 2. Символами Х1 44 и

0 Y1 Y4 обозначены по четыре выхода формирователей, соответг,i вующмх четырем столбцзм{Х1 -Х4)и четырем строкдм(У1 Y4) таблицы.

На фиг. 11 и 12 соответственно обозна5 чены пходы и выходы шести блоков 13.1- 13.6 сравнения и блоков 15. Г-15.6 исправления ошибок, из которых, например, состоит блок 15.

Каждый из шести блоков 13.1 -13.6 срав0 нения (фиг. 11) имеет один пыход (14.1-14.6) и соответствует одному из шести модулей. (Например, блок 13.1 соответствует модулю 6.1. По четыре символа Х1 Х4 и Y1--Y4 к обозначениях первых 11.1 11.6 и вторых

5 Г2.1Ч2.6 входов шести 13.1 -13.6 блоков сравнения соответствуют обозначениям выходов блоков 9 и 10 (фиг, 10), к которым эти входы подсоединены.

Для блоков 13.1-13.5, соответствующих

0 первым пяти модулям 6.1-6 5 с информационными разрядами, в обозначениях цифрой через дефис указаны номера пар входов, сигналы в которых сравниваются. Символом О указаны входы, на которые подается ну5 левой сигнал.

Входы (фиг. 12) шести блоков исправления ошибок 15.1-15.6 обозначены номерами модуля и его выходного разряда, к которому вход блока подсоединен, входы 11.1-11.5 или 12.6 обозначены символами

сигналов ошибок и подсоединены к соответствующим выходам блоков 9 и 10, входы 14.1-14 б соединены с одноименными выходами блоков сравнения (фиг. 11), выходы 16 обозначены символами сигналов в соответствующих разрядах модульного кода.

На фиг. 13-14 приведены в качестве примеров реализации функциональные схемы основных узлов устройства при их выполнении на базе известных элементов вычислительной техники

В случае аналоговых сигналов указанные формирователи могут быть выполнены, например, по схеме сумматора напряжений, на базе операционного усилителя постоянного тока.

Функциональная схема одного из пяти блоков сравнения 13.1-13 5, соответствующих модулям с информационными разрядами, приведена на фиг 13а На выходах 14 1-14 5 этих блоков формируется сигнал номера соответствующего модуля при совпадении сигналов на всех парах входов, обозначенных Y1-1 и Xi(0}-1, Y2-2 и Х|(0}-2, Y3-3 и Х,(0)-3, Y4-4 и Х,(0)-4 соответственно обозначениям фиг 11, где I - номер символа X на фиг. 11, (0) - нулевой сигнал.

Функциональная схема блока 13.6 сравнения, соответствующего модулю 66с контрольными разрядами (фиг. 9), приведена на фиг. 136. Блок содержит элементы ИЛИ-НЕ и ИЛИ, входы которых подсоединены к выходам блоков 9 и 10 (фиг. 10) соответственно, и элемент И с выходом 14.6.

Каждый из шести блоков исправления ошибок для случая двоичных кодов (фиг 14) содержит четыре сумматора М2 и четыре элемента И, Обозначения первых четырех входов 8.1-8.4 блока соответствуют номерам входных разрядов одного из модулей, вторых четырех входов X1(Y1)-X4(Y4) - символам на вторых входах соответствующих блоков (фиг, 12), выходов - обозначениям выходных шин для каждого из блоков исправления ошибок

Устройство работает следующим образом.

На входы 5 устройства параллельным кодом подают информационные сигналы, которые поступают на входы 6 каналов передачи и на соответствующие входы формирователей контрольных разрядов блоков 1 и 2, По каналам передачи сигналы поступают группами на входы информационных (ai) и контрольных (bi, ci) разрядов соответствующих приборов 7.1-7 N памяти.

Информация при считывании из приборов 7.1, 7.2 и т.д памяти с выходов 8 поступает на одноименные входы блока 15 и

одноименные входы формирователей блоков 9 и 10

Сигналы Х1 Х2 и т д , Y1, Y2 и т д с выходов 11 и 12 блоков 9 и 10 поступают на

соответствующие входы блока 15 и входы блоков 13

В каждом блоке сравнения, соответствующем модулю с информационными разрядами, например блоках 13 1-135 фиг 11

сигналы, поступающие на входы, в обозначениях которых совпадают последние цифры, например Y2-2 и Х1-2 для блока 13 2 сравниваются При совпадении сигналов во всех таких парах входов блока сравнения на

его выходе формируется сигнал номера, соответствующего модулю Например при совпадении сигналов на входах Y1-1 и 0-1, Y2-2 и Х1-2, Y3-3 и Х2-3, Y4-4 и ХЗ-4 блока 13,2 на его выходе 142 возникает сигнал

модуля 62 (фиг 9, 11)

Соответствие сравниваемых пар сигма лов модулю для примера фиг 11 показано также в таблице фиг 3 Обозначения 0 0-2, 0-3, 0-4 на первых входах четырех бло

ков 132-135 фиг 11 соответствуют подач на эти входы нулевого сигнала

В блоке 13 б (фиг 11), соответствующем модулю 6 6 (фиг 9), который содержит толь ко контрольные разряды, выходной сигнал

146 вырабатывается лишь в случае наличия одного или нескольких сигналов ошибок на входах 12.6 и отсутствия сигналов ошибок на входах 116

При наличии сигналов одиночных модульных ошибок на выходе одного из блоков сравнения возникает сигнал номера модуля, который поступает на один из входов 14 блока 15 (фиг. 7).

Совокупность сигналов, поступивших

на входы блока 15, может быть использована в нем, например, для формирования кон- трольных сигналов, позволяющих локализовать отказавший модуль и отказавшие разряды в этом модуле, для исправления ошибочных сигналов, поступающих с выходов отказавшего модуля.

В рассматриваемом примере реализации устройства количество блоков 15.1-15.6 исправления ошибок (фиг, 12) равно количеству модулей 6 1-6.6 (фиг. 9)

Блоки исправления ошибок в устройстве работают следующим образом

На входы 8.1-8.4 (фиг. 14) каждого из блоков поступают по четыре сигнала с выходов разрядов соответствующего данному блоку модуля, на входы X(Y) - по четыре сигнала ошибок по столбцам Х1-Х4 или по строкам Y1-Y4. на вход 14 - сигнал номера модуля.

При этом возможны следующие слчччи

1.Ошибок нет - сигналы на входах X(Y) блоков будут нулевые, на входе 14 cm нал номера модуля (1) При этом на выходы 16ai (bi, Ci) блоков через сумматоры М2 по ступают исходные информационные сигналы с четырех входов (8.1 -8 1)

2.Есть ошибки в одном модуле При этом на входы X(Y) блоков соответствую щие отказавшим разрядом модуля поступают сигналы ошибок (1). на вход 14 одного из блоков, соответствующего откапавшему модулю. - сигнал номера модуля На входах соответствующих элементов И этого блока будет совпадение сигналов 1. и на их выходах возникнет сигнал 1м, поступающий на вторь е входы сумматоров М2, в которых и происходит исправление ошибочных сиг налов путем их инвертирования

3Есть ошибки в модуле, не соответствующем данному блоку исправления ошибок, - на входе 14 данного блока сигнал нулевой - на выход блока поступают исходные информационные сигналы

4Есть ошибки одновременно в нескольких модулях - на входе 14 всех блоков исправления ошибок сигнал нулевой, - на выходы 16 (фиг. 7) поступают информационные сигналы с ошибками

Вероятность совпадающих отказов в двух и более модулях мала по сравнению с вероятностью отказа одного модуля, и ею можно в ряде случаев пренебречь Однако при возникновении таких отказов их необходимо обнаруживать Для этого в состав блока 15 (фиг. 7) вводят узел формирования сигнала обнаружения многократных (неисправимых) модульных ошибок.

Указанный узел может быть легко реализован на базе известных логических элементов путем сборки всех сигналов ошибок на элементе ИЛИ, сборки всех сигналов номера модуля на элементе ИЛИ-НЕ с последующим сравнением выходных сигналов этих элементов на входах элемента И. Выход элемента И является сигналом многократных модульных ошибок.

Устройство обеспечивает также дополнительную возможность проверки правильности сформированных сигналов

контрольных рдлзчдоь Общая сумма пену- левы сигналов п кпнтральных рлзрчдах при правильной работе будет четной м« как г.зж/юму сигналу контрольного по

столбцам соответствует такой ve си: и,ч по строкам таблицы. По наличию cm мала нечетности судят об п ц°пях контрольных разрядов

Отсутствие сиг шла номера мод улп при

наличии сигналов ошибок спид.MI гьстпует о топлении ошибок р дву- и i ол т моду/ч

Формула изобретения Устройство для обнаружения модул ьных ошибок, содержащее пеовь.й и торой блоки формирователей контрольных разрядов ПРГЧШЙ и второй бпоьи фгрми(онате- леп ошибок, блоки сравнения, многоразрчдные модули, блок формировател, и выходных сигнапов, выходы которого являются информационными ныходами vn- рсистпа, входы riepnoi о блока формир m no л о и контрольных разрядов являются соответствующими информацнонмыии RXOдами устройства выходы модулей сипят соединены с входами нерпой группы блока формирователей выгодных сигналов входы второй группы которою сочинены с гпот- ьотстпующими Ешходами первого и второго

блоков формирователей оыибок, о т л и ч а- ю щ е е с я тем, что, с цепью повышения надежности и быстродеисгния устройства, ВАОДЫ второго блока ормирон.пол -и контрольных разрядов соединены с соотнстсгпующими информационными Е1ход,)ми устройства, втлходы перпсчо и вторсго бло- юи формирователей ошибок соединены со- отьетстиснно с входами первой и второй групп блоков сравнения, выходы которых

соединены с входами третьей группы блока формирователей выходных сигналов и являются контрольными выходами устройства, информационные входы многоразрядных модулей соединены с соответствующими

выходами первого и второго блоков формирователей контрольных разрядов и соответствующими информационными входами устройства, выходы многоразрядных модулей памяти соединены с соответствующими

входами блоков формирователей ошибок,

У2 У1

Изобретение относится к автоматике и вычислительной технике, в частности к запоминающим устройствам, и может быть использовано для обнаружения модульных ошибок и исправления одиночных модулей ошибок в системах, к которым предъявляются повышенные требования надежности. Целью изобретения является повышение надежности и быстродействия устройства. Устройство содержит первый и второй блоки формирователей контрольных разрядов, многоразрядные модули, первый и второй блоки формирователей ошибок, блоки сравнения и блок-формирователь выходных сигналов. Устройство позволяет обнаружить многоразрядный модуль памяти, содержащий ошибку, а также исправить ошибки в разрядах этого модуля. 14 ил.

Х1 XZ ХЗ М Фиг.1

XI П ХЗ № Фиг. 2

ЈX 2fi 2X lfi : M 2fi-tX lFi

OtM tX ZX LX

O I X M ZX IX

К brfi @ О h/

0

O I X M ZX IX

.Tf $ D С D X Ш О

и iI I

U

/ ; / / / о i i и i

о

N X

ЧЭ

S

fNi X

tsl

-о

I

XI X2 ХЗ № Х5 Х6 Х7 Х8

Фиг. 6

Фиг. 7

Фиг. 8

Фиг.9

со to

CN

ч- гID

Q