УСТРОЙСТВО ХРАНЕНИЯ ИНФОРМАЦИИ С ПОВЫШЕННОЙ КОРРЕКТИРУЮЩЕЙ СПОСОБНОСТЬЮ Российский патент 2024 года по МПК G06F11/08 G11C29/42 

Устройство хранения информации с повышенной корректирующей способностью относится к вычислительной технике и может быть использовано для повышения отказоустойчивости запоминающих устройств.

Известно устройство памяти с обнаружением двойных ошибок (Патент РФ на изобретение №2659479 от 01.06. 2017 г.), содержащее узел памяти, входной блок кодирования, формирующий значения контрольных разрядов r₁, r₂, и r₃, выходной блок кодирования, формирующий значения проверочных контрольных разрядов r_1p, r_2p, r_3p, блок выявления ошибки, блок элементов ИЛИ, блок элементов И, элемент И, вход установки устройства в нулевое состояние, вход записи, вход считывания, адресные входы, информационные входы, вход синхронизации, информационные выходы, выход сигнала при возникновении ошибки, вход установки в нулевое состояние, вход записи, вход считывании, адресные входы, вход синхронизации подключены соответственно к первому, второму, третьему и четвертому, пятому входам узла памяти, информационные входы подключены к шестым входам узла памяти и к входам входного кодирующего устройства, выходы которого подключены к седьмым входам узла памяти, информационные выходы узла памяти подключены к входам выходного блока кодирования и к первым входам блока элементов И, выходы выходного блока кодирования подключены к первым входам блока выявления ошибки, вторые входы которого подключены к выходом контрольных разрядов узла памяти, а выходы подключены к входам блока элементов ИЛИ, выход которого подключен к первому входу элемента И, второй вход блока элементов И и второй вход элемента И подключены к входу синхронизации, выходы первого блока элементов И являются информационными выходами устройства, выход элемента И является выходом сигнала "Ошибка", входной блок кодирования формирует значение контрольного разрядов r₁ путем сложения по модулю 2 информационных символов y₁,y₂,y₃, y₄,y₅,y₆, y₇,y₈,y₉, y₁₀,y₁₁,y₁₂, поступающих на его входы, в соответствии с правилом: значение контрольного разряда r₂ - путем сложения по модулю 2 информационных символов y₁,y₂,y₃, y₄,y₅,y₆, y₇,y₈,y₉, y₁₀,y₁₁,y₁₂, поступающих на его входы, в соответствии с правилом: значение контрольного разряда r₃ - путем сложения по модулю 2 информационных символов y₁,y₂,y₃, y₄,y₅,y₆, y₇,y₈,y₉, y₁₀,y₁₁,y₁₂, поступающих на его входы, в соответствии с правилом: выходной блок кодирования, формирующий значения проверочных контрольных разрядов r_1p, r_2p, r_3p путем сложения по модулю 2 информационных символов y_1p,y_2p,y_3p, y_4p,y_5p,y_6p, y_7p,y_8p,y_9p, y_10p,y_11p,y_12p, поступающих на его входы при считывании информации с информационных выходов узла памяти в соответствии с правилом: блок выявления ошибки осуществляет поразрядное сложения по mod2 значений контрольных разрядов r_1S, r_2S и r_3S, считываемых с вторых выходов узла 1 памяти, соответственно с значениями контрольных разрядов r_1p, r_2p, r_3p, сформированных на выходах выходного блока 3 кодирования.

Недостатком устройства является низкая отказоустойчивость, та как ошибки обнаруживаются, но не корректируются.

Наиболее близким по техническому решению является устройство хранения и считывания информации с коррекцией одиночных ошибок, на основе кода позволяющего корректировать одиночные ошибки при считывании информации с прямых и инверсных выходов запоминающего устройства (Положительное решение по заявке на изобретение №2023112652/28(026909) от 16.05. 2023 г.), содержащие узел памяти, входной блок кодирования, выходной блок кодирования, блок вычисления синдрома ошибки, дешифратор, корректор, первый блок элементов И, выходы которого являются выходами устройства, первый блок элементов ИЛИ, элемент И, выход которого является выходом устройства «ошибка» вход установки в нулевое состояние, вход записи, адресные входы, информационные входы, вход считывания прямых значений информационных разрядов, вход синхронизации, подключенные соответственно с первого по шестой входам узла памяти отличающееся тем, что он дополнительно содержит второй блок элементов И, третий блок элементов И, второй блок элементов ИЛИ, вход считывание инверсных значений информационных разрядов, причем входной блок кодирования, при записи информации в узел памяти, для двенадцати информационных разрядов, формирует значения проверочных разрядов в соответствии с проверочной матрицей:

по правилу:

выходной блок кодирования, при считывании информации с узла памяти, формирует значения проверочных разрядов по правилу:

вход считывание инверсных значений информационных разрядов подключен к седьмому входу узла памяти и к первому входу второго блока элементов И, второй вход которого подключен к первым выходам узла памяти, а выходы подключены к первым входам второго блока элементов ИЛИ, вход считывание прямых значений информационных разрядов подключен к первому входу третьего блока элементов И, вторые входы которого подключены к вторым выходам узла памяти, а выходы через второй блок элементов ИЛИ подключены к первым входам корректора и к входам выходного блока кодирования, третьи выходы узла памяти подключены к вторым входам корректора и к первым входам блока вычисления синдрома ошибки вторые входы которого подключены к выходам входного блока кодирования, а выходы подключены к входам дешифратора и к входам первого блока элементов ИЛИ, выходы дешифратора подключены к третьим входам корректора, выходы которого подключены к первым входа первого блока элементов И, выход первого блока элементов ИЛИ подключен к первому входу элемента И, второй вход элемента И и второй вход первого блока элементов И подключены к входу синхронизации.

Недостатком устройства является невозможность корректировать ошибки произвольной кратности в проверочных разрядах.

Задачей изобретения является повышение отказоустойчивости устройства за счет обнаружения и коррекции одиночных ошибок в информационных разрядах и обнаружения и коррекции ошибок произвольной кратности в проверочных разрядах.

Сущность изобретения заключается в том, что устройство хранения и информации с коррекцией одиночных ошибок, содержащие узел памяти, входной блок кодирования, который при записи информации в узел памяти, для двенадцати информационных разрядов, формирует значения проверочных разрядов в соответствии с проверочной матрицей:

по правилу:

выходной блок кодирования, при считывании информации с узла памяти, формирует значения проверочных разрядов по правилу:

блок вычисления синдрома ошибки, дешифратор, корректор, первый блок элементов И, выходы которого являются выходами устройства, вход установки в нулевое состояние, вход записи, адресные входы, информационные входы, вход считывания значений информационных разрядов, вход синхронизации, подключенные соответственно с первого по шестой входам узла памяти, входы входного блока кодирования подключены к информационным входам, а выходы подключены к седьмым входам узла памяти, первые входы блока элементов И подключены к входу синхронизации, выходы узла памяти подключены к первым входам корректора и к входам выходного блока кодирования, выходы выходного блока кодирования подключены к первым входам блока вычисления синдрома ошибки, выходы проверочных разрядов узла памяти подключены к вторым входам корректора и к вторым входам блока вычисления синдрома ошибки выходы которого подключены к входам дешифратора, выходы дешифратора подключены к третьим входам корректора, выходы которого подключены к вторым входам первого блока элементов И, отличающееся тем, что дополнительно содержит второй блок элементов И, первый элемент ИЛИ, второй элемент ИЛИ, элемент неравнозначности, причем первый и второй выходы блока вычисления синдрома ошибки подключены к входам первого элемента ИЛИ и к первым входам второго блока элементов И, а третий и четвертый выходы подключены к входам второго элемента ИЛИ и к вторым входам второго блока элементов И, выходы первого и второго элементов ИЛИ подключены к входам элемента неравнозначности, выход которого подключен к третьему входу второго блока элементов И, выходы второго блока элементов И подключены к четвертым входам корректора, входной блок кодирования формирует значения проверочных разрядов для девяти информационных разрядов в соответствии с проверочной матрицей H₉, полученной из проверочной матрицы H₁₂, построенной для двенадцати информационных разрядов, путем удаления столбцов, соответствующих разрядам у y₄,y₅,y₆, и строки, соответствующей разряду r₃:

по правилу:

выходной блок кодирования, при считывании информации с узла памяти, формирует значения проверочных разрядов по правилу:

блок вычисления синдрома ошибки формирует значения разрядов синдрома ошибки: S=S₄,S₃,S₂,S₁ путем поразрядного сложения по mod2 одноименных считанных и сформированных значений проверочных разрядов, для одиночных ошибок таблица синдромов ошибок имеет вид:

значения разрядов S₂, S₁ синдрома ошибки определяют номер ошибочного разряда в трехразрядном блоке информации, а значения разрядов S₄, S₃ синдрома ошибки определяют номер блока информации содержащего ошибку, наличие единичных значений в разрядах S₂, S₁ и наличие нулевых значений в разрядах S₄, S₃ свидетельствует о возникновении одиночных или двойных ошибок в проверочных разрядах r₁, r₂, а наличие единичных значений в разрядах S₄, S₃ и наличие нулевых значений в разрядах S₂, S₁ свидетельствует о возникновении одиночных или двойных ошибок в проверочных разрядах r₃, r₄.

Устройство хранения и информации с коррекцией одиночных ошибок и обнаружением двойных ошибок (фиг. 1) содержит узел 1 памяти, входной блок 2 кодирования, выходной блок 3 кодирования, блок 4 вычисления синдрома ошибки, дешифратор 5, корректор 6, первый блок 7 элементов И, второй блок 8 элементов И, первый элемент ИЛИ 9, второй элемент ИЛИ 10, элемент 11 неравнозначности, вход 12 установки в нулевое состояние, вход 13 записи, адресные входы 14, информационные входы 15, вход 16 считывания значений информационных разрядов, вход 17 синхронизации, выходы 18 устройства.

Вход 12 установки в нулевое состояние, вход 13 записи, адресные входы 14, информационные входы 15, вход 16 считывания значений информационных разрядов, вход 17 синхронизации, подключенные соответственно с первого по шестой входам узла 1 памяти, входы входного блока 2 кодирования подключены к информационным входам 15, а выходы подключены к седьмым входам узла 1 памяти, первые входы блока 7 элементов И подключены к входу 17 синхронизации, информационные выходы узла 1 памяти подключены к первым входам корректора 6 и к входам выходного блока 3 кодирования, выходы выходного блока 3 кодирования подключены к первым входам блока 4 вычисления синдрома ошибки, выходы проверочных разрядов узла 1 памяти подключены к вторым входам корректора 6 и к вторым входам блока 4 вычисления синдрома ошибки, выходы которого подключены к входам дешифратора 5, выходы дешифратора 5 подключены к третьим входам корректора 6, выходы которого подключены к вторым входам первого блока 7 элементов И, первый и второй выходы блока 4 вычисления синдрома ошибки подключены к входам первого элемента ИЛИ 9 и к первым входам второго блока 8 элементов И, а третий и четвертый выходы подключены к входам второго элемента ИЛИ 10 и к вторым входам второго блока 8 элементов И, выходы первого и второго элементов ИЛИ подключены к входам элемента 11 неравнозначности, выход которого подключен к третьему входу второго блока 8 элементов И, выходы второго блока 8 элементов И подключены к четвертым входам корректора 6, входной блок 2 кодирования формирует значения проверочных разрядов для девяти информационных разрядов в соответствии с проверочной матрицей H₉, полученной из проверочной матрицы H₁₂, построенной для двенадцати информационных разрядов, путем удаления столбцов, соответствующих разрядам y₄, y₅, y₆, и строки, соответствующей разряду r₃:

по правилу:

выходной блок 3 кодирования, при считывании информации с узла памяти, формирует значения проверочных разрядов по правилу:

блок 4 вычисления синдрома ошибки формирует значения разрядов синдрома ошибки: S=S₄,S₃,S₂,S₁ путем поразрядного сложения по mod2 одноименных считанных и сформированных значений проверочных разрядов, для одиночных ошибок таблица синдромов ошибок имеет вид:

значения разрядов S₂, S₁ синдрома ошибки определяют номер ошибочного разряда в трехразрядном блоке информации, а значения разрядов S₄, S₃ синдрома ошибки определяют номер блока информации содержащего ошибку, наличие единичных значений в разрядах S₂, S₁ и наличие нулевых значении в разрядах S₄, S₃ свидетельствует о возникновении одиночных или двойных ошибок в проверочных разрядах r₁, r₂, а наличие единичных значений в разрядах S₄, S₃ и наличие нулевых значений в разрядах S₂, S₁ свидетельствует о возникновении одиночных или двойных ошибок в проверочных разрядах r₃, r₄.

Узел 1 памяти представляет собой статическое полупроводниковое оперативное устройство памяти и предназначен для хранения кодовых слов: У_К=у₁у₂у₃у₄у₅у₆у₇у₈у₉ r₁r₂r₃r₄, полученных при кодировании исходной информации.

Для считывания значений информационных разрядов по указанному адресу, подается сигнал на вход 16.

Входной блок 2 кодирования формируют значения проверочных разрядов в соответствии с проверочной матрицей кода по правилу:

по правилу:

Выходной блок 3 кодирования, при считывании информации с узла памяти, формирует значения проверочных разрядов по правилу: выходной блок 3 кодирования, при считывании информации с узла памяти, формирует значения проверочных разрядов по правилу:

Блок 4 вычисления синдрома ошибки формирует значения разрядов синдрома ошибки: S=S₄,S₃,S₂,S₁ путем поразрядного сложения по mod2 одноименных считанных и сформированных значений проверочных разрядов, для одиночных ошибок таблица синдромов ошибок имеет вид:

Дешифратор 5, при возникновении одиночной ошибки в информационных разрядов, в соответствии с значением синдрома ошибки, поступающим с выходов блока 4 вычисления синдромов ошибок, формирует единичное значение сигнала на одном из своих выходов, номер которого соответствует номеру информационного разряда, имеющего ошибку. Выходы дешифратора 5 подключены к третьим входам корректора 6.

Возникновение одиночных или двойных ошибок в проверочных разрядах r₁, r₂, приводит к появлению единичных значений в разрядах S₂, S₁ синдрома ошибок, которые через первый элемент ИЛИ 9 поступают на первый вход элемента 11 неравнозначности. Если разряды S₄, S₃ синдрома ошибок имеют нулевые значения, то это свидетельствует о возникновении одиночных или двойных ошибок в проверочных разрядах r₁, r₂,. В этом случае на выходе второго элемента ИЛИ 10 присутствует нулевое значение сигнала, а на выходе элемента 11 появляется единичное значение сигнала, разрешающее поступление единичных значений на четвертые входы корректора 6 для коррекции ошибочных проверочных разрядов.

При наличии единичных значений в разрядах S₄, S₃ и наличии нулевых значений в разрядах S₂, S₁ осуществляется коррекция проверочных разрядах r₃, r₄.

Корректор 6 содержи число сумматоров по mod2 равное числу разрядов кодового набора. Первые входы сумматоров mod2 подключены к выходам информационных разрядов, а вторые входы подключены к выходам проверочных разрядов. При возникновении единичного сигнала на одном из выходов дешифратора 5 происходит инвертирование соответствующего информационного разряда кодового набора. При поступлении единичных значений на четвертые входы корректора 6 осуществляется коррекция проверочных разрядов.

Считывание выходной информации с выходов 18 устройства проводится при поступлении сигнала с входа 17 синхронизации на первый вход блока 7 элементов И.

Устройство работает следующим образом. Перед началом работы устройства, на вход 12 "Установки в нулевое состояние" подается единичный сигнал, который переводит элементы памяти в узле 1 памяти в нулевое состояние.

При записи информации в узел 1 памяти, подается единичный сигнал на вход 13 записи, адресные входы 14 и информационные входы 15.

Например, имеем 9-разрядное слово памяти (нумерация информационных разрядов осуществляется слева направо) А=000000110.

В результате кодирования, поступающей информации входным блоком 2 кодирования, в узле 1 памяти запишется кодовый набор: А_K=000000110 0001.

При считывании прямых значений информационных разрядов, на вход 16 и адресные входы 14 подаются соответствующие значения входных сигналов. При отсутствии ошибок, значения информационных разрядов поступают на вход выходного блока 3 кодирования, который формирует значения проверочных разрядов относительно считываемой информации: 0001.

На входы блока 4 вычисления синдромов ошибок поступают значения проверочных разрядов считываемые с узла 1 памяти и сформированные, относительно считываемых информационных разрядов, значения проверочных разрядов. Так как, сформированные проверочные разряды и считываемые проверочные разряды имеют одинаковые значения, то синдром ошибки равен нулю и информация поступает на выход устройства без коррекции.

Допустим, что произошла ошибка в девятом информационном разряде: 1^*00000110 0101. В этом случае, выходной блок 3 кодирования, сформирует значения проверочных разрядов: 1011.

В результате поразрядного сложения по mod2 в блоке 4 вычисления синдрома ошибки переданных значений проверочных разрядов: 0001 с сформированными выходным блоком 3 кодирования значениями проверочных разрядов: 1011, получим значение синдрома ошибки: 1010, которое, в соответствии с таблицей синдромов ошибок, свидетельствует о возникновении ошибки в 9-ом информационном разряде.

В этом случае, на 9-ом выходе дешифратора 5 появится единичное значение сигнала, который обеспечит исправление значения данного информационного разряда в корректоре 6.

При поступлении импульса синхронизации, разрешается выдача информации на выходе первого блока 7 элементов И.

Допустим, произошла двойная ошибка в первом и втором считываемых проверочных разрядах. В этом случае, считываемые проверочные разряды имеют значения: 001^*0^*. Блоком 4 вычисления синдромов ошибок, будет сформирован синдром: 0011, что свидетельствует о возникновении ошибок в первом и втором проверочных разрядах. На выходе второго элемента ИЛИ 10 присутствует нулевое значение сигнала, а на выходе первого элемента ИЛИ 9 появится единичное значение сигнала, что приводит к появлению единичного значения сигнала на выходе элемента 11 неравнозначности.

Единичные значения в первом и втором разрядах синдрома ошибок, через второй блок 8 элементов И, поступают на входы корректора 6, который обеспечивает исправление ошибок в первом и втором проверочных разрядах кодового набора.

Аналогичным образом устройство работает при возникновении одиночных ошибок в информационных разрядах и ошибок произвольной кратности в проверочных разрядах для возможных кодовых наборов.

Таким образом, в предлагаемом устройстве хранения информации осуществляется коррекция одиночных ошибок в информационных разрядах и коррекция ошибок произвольной кратности в проверочных разрядах.

Изобретение относится к области вычислительной техники, а именно к устройству хранения информации с повышенной корректирующей способностью. Технический результат направлен на повышение отказоустойчивости устройства. Технический результат достигается тем, что в заявленном решении предусмотрены узел памяти, входной блок кодирования, логические элементы И, ИЛИ, при этом используют код, формирующий значения разрядов синдрома ошибки: S=S₄, S₃, S₂, S₁, у которого значения разрядов S₂, S₁ определяют номер ошибочного разряда в трехразрядном блоке информации, а значения разрядов s₄, s₃ определяют номер блока информации, содержащего ошибку, наличие единичных значений в разрядах S₂, S₁ и наличие нулевых значений в разрядах S₄, S₃ свидетельствует о возникновении одиночных или двойных ошибок в проверочных разрядах r₁, r₂, а наличие единичных значений в разрядах S₄, S₃ и наличие нулевых значений в разрядах S₂, S₁ свидетельствует о возникновении одиночных или двойных ошибок в проверочных разрядах r₃, r₄. 1 ил., 1 табл.

Устройство хранения информации с повышенной корректирующей способностью, содержащее узел памяти, входной блок кодирования, который при записи информации в узел памяти, для двенадцати информационных разрядов, формирует значения проверочных разрядов в соответствии с проверочной матрицей:

по правилу:

выходной блок кодирования, при считывании информации с узла памяти, формирует значения проверочных разрядов по правилу:

блок вычисления синдрома ошибки, дешифратор, корректор, первый блок элементов И, выходы которого являются выходами устройства, вход установки в нулевое состояние, вход записи, адресные входы, информационные входы, вход считывания значений информационных разрядов, вход синхронизации, подключенные соответственно с первого по шестой входам узла памяти, входы входного блока кодирования подключены к информационным входам, а выходы подключены к седьмым входам узла памяти, первые входы блока элементов И подключены к входу синхронизации, выходы узла памяти подключены к первым входам корректора и к входам выходного блока кодирования, выходы выходного блока кодирования подключены к первым входам блока вычисления синдрома ошибки, выходы проверочных разрядов узла памяти подключены к вторым входам корректора и к вторым входам блока вычисления синдрома ошибки, выходы которого подключены к входам дешифратора, выходы дешифратора подключены к третьим входам корректора, выходы которого подключены к вторым входам первого блока элементов И, отличающееся тем, что дополнительно содержит второй блок элементов И, первый элемент ИЛИ, второй элемент ИЛИ, элемент неравнозначности, причем первый и второй выходы блока вычисления синдрома ошибки подключены к входам первого элемента ИЛИ и к первым входам второго блока элементов И, а третий и четвертый выходы подключены к входам второго элемента ИЛИ и к вторым входам второго блока элементов И, выходы первого и второго элементов ИЛИ подключены к входам элемента неравнозначности, выход которого подключен к третьему входу второго блока элементов И, выходы второго блока элементов И подключены к четвертым входам корректора, входной блок кодирования формирует значения проверочных разрядов для девяти информационных разрядов в соответствии с проверочной матрицей H₉, полученной из проверочной матрицы H₁₂, построенной для двенадцати информационных разрядов, путем удаления столбцов, соответствующих разрядам y₄, y₅, y₆, и строки, соответствующей разряду r₃:

по правилу:

выходной блок кодирования, при считывании информации с узла памяти, формирует значения проверочных разрядов по правилу:

блок вычисления синдрома ошибки формирует значения разрядов синдрома ошибки: S=S₄, S₃, S₂, S₁ путем поразрядного сложения по mod2 одноименных считанных и сформированных значений проверочных разрядов, для одиночных ошибок таблица синдромов ошибок имеет вид:

значения разрядов S₂, S₁ синдрома ошибки определяют номер ошибочного разряда в трехразрядном блоке информации, а значения разрядов S₄, S₃ синдрома ошибки определяют номер блока информации, содержащего ошибку, наличие единичных значений в разрядах S₂, S₁ и наличие нулевых значений в разрядах S₄, S₃ свидетельствует о возникновении одиночных или двойных ошибок в проверочных разрядах r₁, r₂, а наличие единичных значений в разрядах S₄, S₃ и наличие нулевых значений в разрядах S₂, S₁ свидетельствует о возникновении одиночных или двойных ошибок в проверочных разрядах r₃, r₄.