Запоминающее устройство с автономным контролем Советский патент 1993 года по МПК G11C29/00 

Изобретение относится к вычислительной технике и может быть использовано при создании запоминающих устройств на базе интегральных запоминающих устройств.

, Цель изобретения - повышение надежности устройства за счет эффективного использования емкости ассоциативного накопителя.

На фиг. 1 представлена блок-схема устройства; на фиг. 2 - один из вариантов блока управления; на фиг. 3 - один из вариантов второго ассоциативного накопителя.

Устройство содержит накопитель 1, к адресным 2 входам которого подключены выходы формирователя 3 адресных сигналов, к информационным 4 входам накопителя 1 подключены выходы входного 5 регистра, имеющего дополнительный 6 разряд, первые 7 входы входного регистра 5 подключены к выходам первого 8 коммутатора и входам блока 9 кодирования, выходы которого подключены ко вторым 10 входам входного регистра, первые входы первого 8 регистра являются информационными 11 входами устройства. Входы формирователя 3 адресных сигналов подключены к выходам второго 12 коммутатора, первые входы которого являются адресными 13 входами устройства.

Устройство содержит также первый 14 и второй 15 выходные регистры, блок 16 коррекции, сумматоры 17 по модулю два, блок 18 управления, первый 19 ассоциативный накопитель, имеющий аргументную 20 часть для хранения адресов отказавших ячеек накопителя 1, признаковую часть 21 для хранения номера неработоспособного разряда и функциональную 22 часть для хранения типа отказа неработоспособного разряда, второй 23 ассоциативный накопитель, име00

о ел ел о

Сл

ющий аргументную 24 часть со схемой сравнения и управляющую 25 часть, третий 26 коммутатор, блок 27 сравнения, блок 28 анализа, содержащий элементы 29 И и элементы 30 ИЛИ, и группу 31 элементов ИЛИ. Второй выходной 15 регистр имеет дополнительный 32 разряд, выходы информационных 33 разрядов регистре 15 подключены к первым входам блока 16 коррекции, вторым входам сумматоров 17 по модулю два и вторым входам блока 28 анализа; выходы контрольных 34 разрядов подключены ко вторым входам блока 16 коррекции. Первые 35 выходов блока 16 коррекции подключены к первым входам сумматоров 17, первым входам блока 28 анализа и входам группы 31 элементов ИЛИ, вторые 36 выходы блока 16 коррекции подключены к входам признаковой 21 части первого 19 ассоциативного накопителя, входы функциональной части подключены к выходу блока 28 анализа, входы аргументной 20 части подключены к выходам формирователя 3 и входам аргументной 24 части второго 23 ассоциативного накопителя, адресные 37 выходы которого подключены ко вторым 38 входам второго 12 коммутатора. Выходы первого 14 выходного регистра подключены ко вторым входам 39 первого 8 коммутатора и являются информационными выходами 40 устройства.

Первый 41 вход 18 управления подключен к управляющему выходу первого 19 ассоциативного накопителя, второй 42 и третий 43 входы блока 18 управления подключены к управляющим выходам второго 23 ассоциативного накопителя, четвертый 44 вход подключен к выходу блока 27 срав- нителя, пятый 45 вход подключен к выходу группы 31 элементов ИЛИ, шестой 46 вход подключен к выходу дополнительного 32 разряда регистра 15. Седьмой 47, восьмой 48 и девятый 49 входы блока управления являются управляющими входами устройства, первый 50 выход блока 18 является управляющим выходом устройства, вторые 51 выходы подключены куправляющим входам блоков коммутаторов, регистров и накопителей устройства.

Первый 19 ассоциативный накопитель предназначен для хранения адресов ячеек накопителя 1 с отказавшими разрядами, номеров отказавшихся разрядов и типа отказов,

Второй 23 ассоциативный накопитель предназначен для хранения адресов ячеек накопителя 1, с которых считаны кодовые слова с первыми ошибками, вызванные сбоем или отказом. Хранение этих адресов ячеек накопителя 1 осуществляется в аргументной части 24.

Блок 18 управления содержит 14-разрядный регистр 52 сдвига, генератор 53 тактовых импульсов, входные элементы И 54 ... 61, входные элементы ИЛИ 62 ... 65, выходные элементы 66 И, выходные элементы 67 И-ИЛИ, элементы 68 НЕ. На входы 47 ... 49 блока 18 управления, являющиеся управляющими входами устройства, поступают потенциальные сигналы, задающие режим работы устройства. Сигнал на входе 47 задает режим записи, на входе 48 - режим . чтения, на входе 49 - режим контроля. При

5 поступлении на входы 47 .. 49 одного из указанных сигналов, запускается генератор 53 тактовых импульсов, формирующий сигналы сдвига регистра 52. На входы 41 ... 46 блока 18 поступают сигналы, уведомляю0 щие о результатах работы устройства. Условия появления данных сигналов перечислены в табл. 1.

В табл.2 приведено назначение выходных сигналов блока 18.

5На фиг. 3 представлен возможный вариант технической реализации второго ассоциативного накопителя 23, содержащего аргументную часть 24 со схемой сравнения и управляющую часть 25 (см. фиг. 1). Аргу0 ментная часть 24 состоит из накопителя 69 для хранения N х п адресов накопителя 1, накопителя 70 для хранения битов занятости ячеек накопителя 69 и блока сравнения 71, содержащего схемы поразрядного срав5 нения и регистр индикации результата срав- нения. Техническая реализация и функционирование схемы сравнения приведены в литературе (3). Управляющая часть 25 содержит регистр 72 ассоциативного

0 признака, входной 73 и выходной 74 регистры, первый 75, второй 76, третий 77 и четвертый 78 элементы ИЛИ, первый 79 и второй 80 элементы И, элемент НЕ 81 и формирователь 82 адреса первой занятой

5 или первой свободной ячейки.

Функционирование второго ассоциативного накопителя 23 осуществляется по выходным сигналам блока 18 управления. При считывании (при поступлении сиг0 нала Y15) с выхода блока 3 через регистр 72 в схему сравнения 71 поступает ассоциативный признак - n-разрядный адрес ячейки накопителя 1. При совпадении этого адреса с разрядным адресом, хранящимся в нако5 пителе 69, установится в единичное состояние соответствующий разряд регистра индикации блока 71 (см. лит. (3)). По этому разряду на выход 37 ассоциативного накопителя 23 поступит n-разрядный адрес, считанный с накопителя 69. При несовпадении

адресов по сигналу записи У 16 через регистр 73 в накопитель 69, в первую свободную ячейку, запишется поступивший с выхода блока 3 n-разрядный адрес. Формирователь 82 выдастадрес первой свободной ячейки и разрешит выдачу информации на запись с регистра 73.

В режиме Контроль при выполнении запросов на занятость ячеек второго ассоциативного накопителя (сигналу Y18) проверяется содержимое битов занятости. Если все биты занятости находятся в нулевом состоянии, т. е.все ячейки накопителя 69 свободны, то формируется нулевой сигнала Хз (второй 23 ассоциативный накопитель пуст). Если хотя бы один бит занятости находится в единичном состоянии, то в формирователе 82 адреса формируется адрес первой занятой ячейки накопителя 69, с которой производится считывание. Формирование адреса осуществляется на принципе сдвига информации, поступавшей на вход формирователя 82 адреса, с одновременным подсчетом числа сдвигов. Считанное содержимое первой занятой ячейки через регистр 74 поступит на выход 37 ассоциативного накопителя 23.

Логическая схема алгоритма работы устройства имеет вид:

1) ЗП Y1 Y2 Y3 Х1Y4 Y5 Y4 Х4 (Y7 Y6) Y8 YO;

2)СЧ Y1 Y9 Y10X6(Y11 Y12 Y13)Y14X 5(Y3X1 Y15X2 Y16)Y17 YO;

3) YO KHTP Y18X3 Y19 Y9 Y10 (Y12 Y13) X5Y14(Y20Y17)Y21 Y3 Y4 Y5 X4 Y6 Y8 YO.

Устройство работает следующим образом.

В исходном состоянии регистры 5, 15, 14 обнулены, нулевой разряд регистра 52 сдвига установлен в единицу, разряды 1 .. 13 регистра 52 установлены в нулевое состояние. В режиме записи на вход 47 устройства поступает единичный потенциальный сигнал, который через элемент 65 ИЛИ (фиг. 2) запускает генератор 53 тактовых импульсов, обеспечивающий путем сдвига единицы в регистре 52 формирование управляющих сигналов Yi (где i 0,1 ... 21).

На адресный 13 вход устройства (фиг. 1) поступает адрес обращения, который по сигналу Y1 блока 18 управления через второй 12 коммутатор поступает на формирователь 3 адресных сигналов.

Записываемое кодовое слово, содержащее k-разрядов, поступает на информационный вход и по сигналу Y2 через первый 8 коммутатор на входной 5 регистр и блок 9 кодирования, Сформированные в блоке 9 r-контрольных разрядов в соответствии с используемым корректирующим кодом, например кодом Хэмминга, также поступают на входной регистр 5. Таким образом, на входном 5 регистре хранится k-информаци- онных и r-контрольных разрядов (k + r n), a

также нулевое значение в дополнительном разряде 6 регистра 5.

По сигналу Y3 адрес обращения с формирователя 3 поступает на первый 19 ассоциативный накопитель, в котором

0 осуществляется ассоциативный поиск.

Если в аргументной 20 части накопителя 19 содержится адрес, совпадающий с адресом обращения, то на управляющем выходе накопителя 19 формируется единичный сиг5 нал (Х1 1), который поступает на первый 41 вход блока 18 управления и через элемент 68 НЕ закрывает по одному из входов элемента И 60. Это обеспечивает формирова0 ние на выходах 51 блока 18 управляющих сигналов Y4 и Y5. По сигналу Y4 кодовое слово (k-разрядов) с прямых выходов входного 5 регистра поступает на вторые входы третьего 26 коммутатора. Коммутатор 26 вы5 деляет из одного слова соответствующий разряд, номер которого указан в признаковой части 21 накопителя 19, и передает на вход блока 27 сравнения. Блок 27 осуществляет сравнение значения разрядов с со0 держимым функциональной части (по сигналу Y5). Результат сравнения Х4 поступает на четвертый 44 вход блока 18 управления и обеспечивает формирование либо сигнала Y6, либо Y7. Если сравнение про5 изошло (Х4 И), т. е. тип отказа в ячейке накопителя 1 согласован со значением разряда кодового слова, то слово (п +1 разрядов) записывается в накопитель 1 в прямом коде с входного 5 регистра (управляющие сигналы Y7 и Y8). Если же совпадение не

0 произошло (Х4 0), т. е. тип отказа не согласован со значением разряда кодового слова, то в накопитель 1 записывается кодовое слово в обратном коде (управляющие сигналы Y6n Y8), при этом в(п + 1)-й дополнитель5 ный разряд данной ячейки записывается единичное значение. Единичное значение (п + 1)-го дополнительного разряда указывает на то, что в данную ячейку накопителя 1 кодовое слово записано в обратном коде.

0 Если же ни в одной ячейке первого ассоциативного накопителя 19 адреса, совпадающего с адресом обращения, нет, т. е. Х1 0, то кодовое слово записывается в накопитель 1 в прямом коде. (Оповещающий сиг5 нал Х1 0 поступает на первый 41 вход блока 18 управления и через элемент 68-НЕ открывает по одному из входов элемент 60 И. На второй вход элемента 60 И поступает единичный сигнал со входа 47, на третий - единичный сигнал с выхода О 3 регистра 52

сдвига, что обеспечит установку в нуль третьего разряда регистра 52 и установку в единицу шестого разряда. Таким образом, сигналы Y4, Y5, Y6 не формируются, а вырабатываются только сигналы Y7 и Y8,

После записи кодового слова в накопитель 1 в блоке 18 управления (фиг. 2)единич- ный сигнал с выхода 0 8 регистра 52 через элемент 55 И устанавливает в ноль восьмой разряд и в единицу - нулевой разряд, с выхода которого на выход 50 устройства выдается сигнал готовности устройства к выполнению очередной команды.

В режиме считывания единичный потенциальный сигнал поступает на вход 48 устройства, который аналогично, как и в режиме записи, запускает блок 18 управления. Адрес обращения со входа,13 по сигналу Y1 через второй 12 коммутатор и формирователь 3 поступает на адресные 2 входы накопителя 1. Накопитель 1 запускается (по сигналу Y9) на считывание кодового слова, которое принимается (по сигналу Y10) на второй 15 выходной регистр. В зависимости от значения (п + 1)-го дополнительного 32 разряда регистра 15 с регистра 15 выдается прямой (Х6 - 0, вырабатывается сигнал Y11) или обратный (Х6 1, вырабатывается сигнал Y12) код слова. Информационные 33 разряды регистра 15 поступают на первые входы блока 16 коррекции и вторые входы сумматоров 17 по модулю два, Контрольные 34 разряды регистра 15 поступают на вторые входы блока 16 коррекции.

В случае отсутствия ошибок в считанном слове на первых 35 выходах блока коррекции появляются нулевые сигналы, кодовое слово через сумматоры 17 передаются без изменений и принимается на первый 14 выходной регистр (по сигналу Y14). При этом на выходе группы 31 элементов ИЛИ нулевой сигнал (Х5 0). По сигналу Y17 кодовое слово с регистра 14 выдается на выход 40 устройства.

При обнаружении ошибки n-го разряда блоком 16 коррекции на n-м его выходе 35 появится единичный сигнал, поступающий на первый вход одного из сумматоров 17, где происходит исправление ошибки, п-го разряда слова и передача его на первый выходной регистр (сигнал Y 14). Кроме того, на выходе элементов 31 ИЛИ формируется сигнал Х5 1, который поступает на пятый вход 45 блока 18 и обеспечивает выработку управляющих сигналов Y3 и Y15. Данные сигналы запускают по чтению первый 19 и второй 23 ассоциативные накопители. В случае отсутствия в аргументных частях 20

и 24 адреса, совпадающего с адресом обращения (Х1 О, Х2 0), адрес с формировате,- ля 3 записывается в свободную ячейку накопителя 23, (по сигналу Y16). Затем содержимое регистра 14 выдается на выход 40 устройства (сигнал Y17), а блок 18 управления устанавливается в исходное состояние с выдачей на выход 50 устройства сигнала готовности (YO). Таким образом, при обнаружении первой ошибки в считанном слове ячейка накопителя 1 фиксируется во втором 23 ассоциативном накопителе.

После выдачи на выход 40 устройства считанного слова блок 18 управления устанавливается в исходное состояние, выдается сигнал YO готовности устройства к выполнению очередной команды.

В паузах между обращением по записи и считыванию к устройству выполняется

операция Контроль. В этом режиме на вход 49 устройства поступает единичный потенциальный сигнал, запускающий блок 18 управления. По сигналу Y18 происходит обращение к ячейкам второго 23 ассоциативного накопителя. Если все ячейки накопителя свободны, то по оповещаемому сигналу ХЗ 0 устройство устанавливается в исходное состояние. В противном случае происходит считывание содержимого аргументной 24 части первой занятой ячейки накопителя 23 и передача его через второй 12 коммутатор по сигналу Y19 в формирователь 3- При этом данная ячейка накопителя 23 становится незанятой (обнуляется бит занятости). Затем происходит обращение к накопителю 1 по считыванию (Y9) и кодовое слово принимается на второй 15 выходной регистр (Y10), откуда прямой код его поступает на входы блока 16 коррекции и на второй вход сумматоров 17 по модулю два. Если.на одном из выходов 35 блока 16 появится единичный сигнал (Х5 1), то происходит обращение к первому 19 ассоциативному накопителю по записи

(Y20). В аргументную часть 20 заносится адрес с формирователя 3, в признаковую часть 21 заносится номер отказавшего разряда с выходов 36 блока 16, а в функциональную 22 часть заносится тип отказов (0 или 1) с

блока анализа типа отказа. Исправленное кодовое слово принимается на регистр 14 (Y14). Далее кодовое слово через входы 39 первого 8 коммутатора поступает на входы входного 5 регистра и блока 9 кодирования

и записывается в накопитель 1 описанным способом. При этом осуществляется согласование значения записываемого символа с типом отказа неработоспособного разряда,

т. е. кодовое слово будет записано в обратном коде.

Если же ни на одном из входов блока 16 коррекции единица не появилась (Х5 0), то устройство устанавливается в исходное состояние. При отсутствии обращений по записи и считыванию осуществляется контроль очередной ячейки, адрес которой записан во второй 23 ассоциативный накопитель,

Таким образом, в режиме контроль осуществляется селекция сбоев и отказов ячеек накопителя 1 и согласование типа отказов неработоспособных разрядов со значением записываемых символов. Это позволяет, например, при использовании корректирующего кода с исправлением одиночных ошибок исправлять две ошибки в каждом слове: одну ошибку, вызванную отказом разряда, путем согласования, а вторую ошибку, вызванную сбоем или отказом другого разряда, с помощью корректирующего кода, т. е. повысить надежность устройства.

Формула изобретения

Запоминающее устройство с автономным контролем, содержащее адресный накопитель, первый ассоциативный накопитель, формирователь адресных сигналов, входной регистр, блок кодирования, блок коррекции, сумматоры по модулю два, первый выходной регистр, первый и второй коммутаторы и группу элементов ИЛИ, причем выходы формирователя адресных сигналов соединены с адресными входами адресного накопителя, информационные входы которого соединены с выходами входного регистра, информационные входы первой группы входного регистра подключены к выходам блока кодирования, информационными выходами устройства являются выходы первого выходного регистра, информационные входы которого соединены с выходами сумматоров по модулю два, первые входы которых соединены с соответствующими выходами первой группы блока коррекции, выходы второй группы которого подключены к соответствующим информационным входам первого ассоциативного накопителя, управляющий выход которого подключен к первому входу блока управления, выходы которого подключены к соответствующим управляющим входам входного и первого выходного регистров, блока коррекции первого ассоциативного накопителя, отличающееся тем, что, с целью повышения надежности устройства, в него введены второй ассоциативный накопитель, второй выходной регистр,третий коммутатор, блок управления,

блок анализа и блок сравнения, причем информационными входами устройства являются входы первой группы первого коммутатора, входы второй группы которого

подключены к выходам первого выходного регистра, выходы первого коммутатора подключены к соответствующим входам блока кодирования и информационным входам второй группы входного регистра, входы

формирователя адресных сигналов подключены к соответствующим выходам второго коммутатора, входы первой группы которого являются адресными входами устройства, входы второй группы второго

коммутатора подключены к соответствующим адресным выходам второго ассоциативного накопителя, адресные входы которого и адресные входы первого ассоциативного накопителя объединены и подключены к соответствующим выходам формирователя адресных сигналов, выход блока анализа подключен к информационному входу первого ассоциативного накопителя, информационные выходы группы

которого подключены к соответствующим входам первой группы третьего коммутатора, входы второй группы которого подключены к прямым выходам входного регистра, выход третьего коммутатора подключей к первому входу блока сравнения, второй вход которого соединен с информационным выходом первого ассо.циативного накопителя, первый и второй управляющие выходы второго ассоциативного накопителя

подключены к второму и третьему входам блока управления, четвертый вход которого соединен с выходом блока сравнения, пятый вход блока управления соединен с выходом группы элементов ИЛИ, входы

которой и . входы первой группы блока анализа объединены и подключены к соответствующим выходам первой группы блока коррекции, входы, первой группы которого, входы второй группы блока анализа и вторые входы соответствующих сумматоров по модулю два объединены и подключены к соответствующим выходам первой группы второго выходного регистра, выходы второй группы которого подключены к входам второй группы блока коррекции, выход второго выходного регистра подключен к шестому входу блока управления, седьмой, восьмой и девятый входы которого являются управляющими входами устройства, информационные входы второго выходного регистра соединены с соответствующими выходами адресного накопителя, выходы блока управления подключены к соответствующим управляющим входамвгорого ассоциативного накопителя, первого, второго и третьего коммутаторов, второго выходного регистра и блока сравнения, управляющие входы адресного накопителя соединены с выходами блока управления, первый выход которого является управляющим выходом устройства.

Изобретение относится к области вычислительной техники, в частности, к запо- минающим устройствам. Целью изобретения является повышение надежности устройства. Запоминающее устройство с автономным контролем содержит адресный накопитель, входной регистр, блоки кодирования и коррекции, первый и второй выходные регистры, первый и второй ассоциативные накопители, блок анализа, с первого по третий коммутаторы, блок сравнения, формирователь адресных сигналов, сумматоры по модулю два, группу элементов ИЛИ и блок управления. В устройстве может выполняться три типа операции: считывание, запись, контроль. При считывании данных во втором ассоциативном накопителе фиксируются адреса ячеек, из которых считано слово с ошибкой. При контроле осуществляется селекция сбоев и отказов, определение типа отказа разряда ячейки и согласование типа отказа со значением записываемого символа. 3 ил. 2 табл. ел С

Номер входа блока 18

Условное обозначение сигнала

41

42

43

44

45

46

ного 13 входа через второй 12 коммутатор на формирователь 3

Передача кодового слова с информационного 11 входа через первый 8 коммутатор на входной 5 регистр блок 9

Запрос к первому 19 ассоциативному накопителю по считыванию

Управление работой третьего 26 коммутатора, передающего символ кодового слова входного 5 регистра, указываемого содержимым признаковой 21 части некопителя 19

Управление работой (5лок& 27 сравнения

Выдача обратного кода содержимого входного 5 регистра на входы накопителя 1

Выдача прямого кода содержимого входного 5 регистра на входы Ь накопителя 1

Таблица

Условия формирования сигнала

Наличие адреса обращения

в аргументной части 20 первого 19 ассоциативного

накопителя

Наличие адреса обращения в аргументной части 24 второго 23 ассоциативного накопителяВторой 23 ассоциативный

накопитель пуст Совпадение значения разрядов записываемого слова

с типом отказа Наличие ошибки в считанном слове

Считанное кодовое слово

из накопителя в обратном

коде

Таблица2

Y2 3H-Q2

Y3 3n-Q3-C4-Q6V YKHTP-Q9

Y1 Sn-Q tVKHTP Q 10

Y5 3n Q5VKHTp.Q11

Y6 3n-Q6 X2VKHTP-Ql2

Y7 ЗП р6 Х2

му накопителю на занятость ячеек

Y19 Пересылка адреса обращения с второго ассоциативного накопителя через коммутатор 12 на формирователь 3

Y20 Запрос к первому 19 ассоциативному накопителю по записи

Y21 Пересылка кодового слова с выходного И регистра через коммутатор 8 на регистр 5 и блок 9

Продолжение табл.2

Y19 KHTP-Q2

Y20 KHTP-Q7 Y21 KHTP-Q8.

фиг.4

Фиг. 2

ьых.ел.З

Фиг.5