Устройство для синхронизации по циклам Советский патент 1991 года по МПК H04L7/08 

у.ж..л

сь о о го о ю

Изобретение относится к многоканальной электросвязи и может быть использовано з цифровых системах передачи высших порядков с асинхронным группообразова- нием цифровых сигналов.

Целью изобретения является повышение помехоустойчивости.

На чертеже представлена структурная электрическая схема устройства для синхронизации по циклам.

Устройство для синхронизации по циклам содержит опознаватель 1 синхрогруппы, состоящий из регистра 2 сдвига и дешифратора 3, анализатор 4 искажений синхросигнала, состоящий из дешифраторов 5 и б и элемента И 7, коммутатор 8 режима работы, состоящий из триггера 9, элементов И 10 и 11, элемента НЕ 12 и элемента ИЛИ 13, цепь 14 удержания синхронизма, в состав которой входят элемент И 15, элемент И-НЕ 16, элемент ИЛИ 17 и накопитель 18 по выходу из синхронизма, цепь поиска 19 синхронизма, в состав входят элементы И 20 и 21, элемент ИЛИ 22, элемент И-НЕ 23, триггер 24 и накопитель 25 по входу в синхронизм, а также элемент И-Н Е 26, анализатор 27 искажений, элемент И 28, делитель 29, генераторный узел 30, выделитель 31 тактовой частоты и канальный распределитель 32.

Устройство для синхронизации по циклам работает следующим образом.

Групповой сигнал поступает на опознаватель 1 синхросигнала, содержащий регистр 2 сдвига и дешифратор 3, анализатор искажений синхросигнала, дешифраторы 5 и б которого корректируют искажения в синхрогруппе. Дешифраторы 5 и 6 функционируют в режиме контроля синхронизма, дешифратор 3 - в режиме поиска.

На входы анализатора 27 искажений поступают сигналы, определяющие правильный (ноль) или неправильный (единица) прием команд управления согласованием м синхрогруппы. В случае трех и более, из пяти, правильно принятых сигналов на выходе анализатора 27 искажений формируется единица, в обратном случае - ноль.

В режиме синхронизма накопитель 14 по входу в синхронизм заполнен, сигнал с его выхода удерживает триггер 9 в закрытом состоянии. В результате цепь дешифратора 3 из работы выключена, а в работе находятся дешифраторы 5 и 6.

В данном режиме при закрытом триггере 9 и открытом элементе И 11 при возникновении цифровых ошибок дешифраторы 5 и 6 и элемент И 7 не реагируют на определенные виды разрушений синхрогруппы. Допускается не более двух искажений сим

0

5

0

5 0

5

волов синхрогруппы Если в синхрогруппе более двух искажений символов, то на одном из сходов элемента И 6 сигнал отсутствует, на выходе элемента И 11 и, соответственно, на выходе элемента ИЛИ 13 сигнал также отсутствует, так как в режиме контроля элемент И 10 закрыт.

При двух или менее искажениях символов в синхрогруппе на выходе элемента И 7 0 формируется сигнал, который проходит через открытый элемент И 11, элемент ИЛИ 13 и поступает на вход цепи 14 удержания синхронизма, где сравнивается с сигналом от генераторного узла 30 и через элемент И-НЕ 5 26 поступает на первый вход анализатора 27 искажений. В режиме синхронизма на выходе анализатора 27 искажений формируется сигнал, совпадающий с частотой следования циклов генераторного узла 30. В результате накопитель 18 по выходу из синхронизма опустошен, а накопитель 25 по входу в синхронизм заполнен.

При сбое циклового синхронизма (истинный сбой или искажение синхрогруппы) накопитель 18 заполняется и формирует разрешающий сигнал на элемент И 28. Пр и истинном сбое циклового синхронизма накопитель 25 по входу в синхронизм заполняется синхрогруппами с частотой следования, определяемой делителем 29 частоты, совпадающий с сигналом с выхода накопителя 25 формирует сигнал на выходе элемента И 28, который устанавливает новое состояние генераторного узла 30 и сбра- сываетчерез элемент ИЛИ 17 накопитель 14 по выходу из синхронизма в нулевое поло- жениз. В случае, если накопитель 14 по выходу из синхронизма заполняется в результате искажения синхрогрупп, то при первой же неискаженной синхрогруппе на выходе элемента И 15 появляется единица, которая через элемент ИЛИ 17 сбрасывает накопитель 18 в нулевое состояние.

Заполнение накопителя 25 по входу в синхронизм происходит в случае ОеХ -кратных подряд образований кодовых комбинаций, идентичных структуре синхрогруппы, следующих с частотой делителя 29 частоты, В режиме синхронизма накопитель 25 заполнен, а частота делителя 29 частоты совпадает с частотой генераторного узла 30. В случае отсутствия на анализируемых позициях сигнала с анализатора 27 на выходе элемента И-НЕ 23 формируется сигнал, который открывает триггер 24, а он, э свою очередь, - элемент И 21. Далее первая же образуемая в цикле кодовая комбинация, идентичная синхрогруппе, формирует сигнал ка выходе элерлента И 21, который эз0

5

крываег триггер 24 ч уе.гзнаял .чазе- делитель 29 частоты в новоэ с- пояниз, В резут тате вся цепь поиска начинает роботу пол управлением последовательности импульсов из делителя 29 частоты, но уже в отлича- 5 ющемся от предыдущего состоянии, Одновременно сигнал с выхода элемента И-НЕ 23 открывает триггер 9 и сбрасывает накопитель 25 в нулевое положение. Его заполнение начинается с частотой, опреде- 10 ляемой новым состоянием делителя 29 частоты.

При одновременном заполнении накопителей 18 и 25 первый же импульс от делителя 29 частоты сбрасывает через элемент 15 И 28 генераторный узел 30 в новое состояние. Накопитель 21 по входу Е синхронизм остается заполненным (режим контроля в цепи поиска), а накопитель 18 по выходу из синхронизма обнуляется. Если же в проиес- 20 се работы переполнился накопитель 18 по выходу из синхронизма, а накопитель 25 по входу в синхронизм еще не заполнился (и наоборот), сброс генераторного узла 30 не произойдет вследствие отсутствия одного 25 из сигналов на входа элемента И 28.

При истинном сбое синхронизма на выходе анализатора 27 искажений сигнал не совпадает с импульсной последовательностью от генераторного узла 30. В результате 30 на выходе элемента И-НЕ 23 формируется сигнал, который открывает триггер 9, тем самым блокируя работу дешифраторов 5 и 6 и включая в работу дешифратор 3. Одновременно сигнал с выхода элемента И-НЕ 23 35 открывает триггер 24. В результате первая же комбинация, идентичная синхрогруппе, образует сигнал на выходе дешифратора 3, который через открытый элемент И 10, элемент ИЛИ 13 и открытый элемент И 21 сбро- 40 сит делитель 29 частоты в новое положение. Если в дальнейшем сигналы с выхода анализатора 27 искажений совпадают с последовательностью от делителя 29 частоты, то накопитель 25 по входу в синхронизм запол- 45 няется и сигналом с своего выхода закрывает триггер 3, тем самым выключая дешифратор 3 из работы и подключая в работу дешифраторы 5 и 6. В противном случае процесс поиска повторяется.50

Таким образом, триггер 9 коммутатора 8 режима работы управляет работой дешифраторов 3, 5 и 6. Следует отметить, что данное устройство работоспособно как при работе только дешифратора 3 (на выходе 55- триггера 9 постоянная единица), так и при работе только дешифраторов 5 и 6 (на выходе триггера 9 постоянный ноль). При поступлении сигнала на второй вход триггера 9 с накопителя 25, что соответствует его запол-

манному состоянию (режим контроля в цепи поиска), на выходе триггера 9 сигнал отсут- В результате элемент И 11 открыт, а элемент И 10 закрчт - в работе находятся дешифраторы.

Защиту от ложного слоя и ложного синхронизма осуществляет анализатор 27 искг- жений. В устройстве одновременно осуществляется анализ как синхрогрупп, гак и команд управления согласованием. Только по обобщенному сигналу с выхода анализатора 27 искажений принимается решение о переводе системы в тот или иной режим работы.

Как в режиме поиска, так и в режиме синхронизма сигнал с выхода элемента ИЛИ 13 поступает на вход элемента И-НЕ 26. ЕСЛИ данный сигнал совпадает с последовательностью импульсов делителя 29 частоты, то на первый вход анализатора 27 искажений сигнал не поступает. Это соответствует наличию синхрогруппы - истинной или ложной. В противном случае на первом входе анализатора искажений сформирован сигнал, означающий отсутствие синхрогруппы на соответствующих позициях. Следует подчеркнуть, что в режиме синхронизма дешифраторы 5 и 6 позволяют опо нав -Тг и синхрогруппы с допустимыми искажениями. На входы анализатора 27 ис- ка кени поступают сигналы о искажении команды т мли - из соответствующих приемников команд управления согласованием скоростями передачи блоков асинхронного сопряжения.

Сигналы об искажении команд управления согласованием скоростями поступают на входы анализатора 27 искажений. Каждая пара входов анализатора может быть соединена с соответствующими выходами приемника команд управления согласованием блока асинхронного сопряжения. Этими выходами могут служить выходы корректора ошибок приемника команд уп- оавления согласованием скоростями передачи. Так, если зафиксированы три последовательные команды + или -, что свидетельствует соответственно об искажении команды + или -, то на выходе счетчика числа команд формируется сигнал ошибки, который поступает на соответствующий вход предлагаемого анализатора.

TaknM образом, если в режиме синхронизма отсутствует сигнал с выхода анализатора 27 искажений, что соответствует или отсутствию синхрогруппы с двумя и более командами управления согласованием, или только отсутствию трех и более команд управления, на выходе элемента И-НЕ 23 формируется сигнал, который блокирует через

триггер 9 работу дешифраторов 5 и 6. В работу вводится дешифратор 3. Система перешла в режим поиска. Первая же кодовая комбинация, аналогичная структуре синхрогруппы, образует на выходе дешифратора 3 единичный сигнал, который через открытый элемент И 10, элемент ИЛИ 13 и открытый элемент 21 сбрасывает делитель 29 частоты в новое состояние, одновременно закрывая триггер 24. Система переходит в режим накопления по входу в синхронизм. В следующем цикле опять анализируются команды управления согласованием и синхрогруппа. При отрицательном исходе (сигнал на выходе анализатора 27 искажений отсутствует) устройство снова осуществляет поиск синхрогруппы. В противном случае единичный сигнал с анализатора искажений совпадает с последовательностью импульсов отделителя частоты, на выходе элемента И 20 формируется единица, которая через элемент ИЛИ 22 записывается в накопитель 25 по входу в синхронизм. При заполнении данного накопителя первый же сигнал от делителя 29 частоты сбросит генераторный узел 30 в новое состояние.

Формула изобретения Устройство для синхронизации по циклам, содержащее последовательно соединенные регистр сдвига и дешифратор синхрогруппы, цепь удержания синхронизма и цепь поиска синхронизма, выходы которых через элемент И подключены к управляющим входам цепи удержания синхронизма и генераторного узла, один из выходов которого соединен с одним их входов

цепи удержания синхронизма, другие выходы генераторного узла соединены с соответ- ствующими входами канального распределителя, сигнальный вход которого

соединен с соответствующими входами регистра сдвига и выделителя тактовой частоты, выход которого соединен с входами генераторного узла и делителя частоты, выход которого соединен с соответствующим

входом элемента И и с входом цепи поиска синхронизма, другой выход которой соединен с управляющим входом делителя частоты, отличающееся тем, что, с целью повышения помехоустойчивости, введены

последовательно соединенные анализатор искажений синхросигнала, коммутатор режима работы, элемент И-НЕ и анализатор искажений, при этом сигнальный вход регистра сдвига соединен с соответствующим

входом анализатора искажений синхросигнала, к другим входам которого подключены соответственно выход регистра сдвига и один из выходов генераторного узла, выход дешифратора соединен с другим входом

коммутатора режима работы, выход которого соединен с соответствующими входами цепи удержания синхронизма и цепи поиска синхронизма, дополнительные выходы которого соединены с соответствующими входами коммутатора режима работы, выход анализатора искажений соединен с дополнительным входом цепи поиска синхронизма, а выход делителя частоты соединен с другим входом элемента И-НЕ и с управля ющим входом анализатора искажений, входы которого являются входами команд управления согласованием.

Изобретение относится к многоканальной электросвязи. Цель изобретения - повышение помехоустойчивости. Устройство для синхронизации по циклам содержит опознаватель 1 синхрогруппы, состоящий из регистра 2 сдвига и дешифратора 3, анализатор 4 искажений синхросигнала, состоящий из дешифраторов 5 и 6 и элемента И 7, коммутатор 8 режима работы, состоящий из триггера 9, элементов И 10 и 11, элемента Не 12 и элемента ИЛИ13, цепь 14 удержания, синхронизма, в состав которой входят элемент И 15, элемент И-НЕ 16, элемент ИЛИ 17 и накопитель 18 по выходу из синхронизма, цепь 19 поиска синхронизма, состоящую из элементов И 20 и 21, элемента ИЛИ 22, элемента И-НЕ 23, триггера 24 и накопителя 25 по входу в синхронизм, а также элемент И-НЕ 26, анализатор 27 искажений, элемент И 28, делитель 29, генераторный узел 30, выделитель 31 тактовой частоты и канальный распределитель 32. Защиту от ложного сбоя и ложного синхронизма осуществляет анализатор 27. В устройстве одновременно осуществляется анализ как синхрогрупп, так и команд управления согласованием. Только по обобщенному сигналу с выхода анализатора 27 принимается решение о переводе в тот или иной режим работы системы. 1 ил. СП с