Устройство цикловой синхронизации Советский патент 1983 года по МПК H04L7/08 

(54) УСТРОЙСТВО ЦИКЛОВОЙ СИНХРОНИЗАЦИИ

Изобретение относится к передаче данных и может использоваться в синхронных системах передачи разного типа.

Известен приемник синхросигнала, содержащий регистр сдвига, дешифра- . тор, два элемента И, элемент НЕТ, два накопителя, генераторное оборудование , выделитель тактовой частоты и кодовый разделитель Cl3.

Недостатками устройства являются малое быстродействие и низкая помехоустойчивость.

Известно устройство цикловой синхронизации, содержащее элемент ИЛИ и регистр сдвига, -сигнальный вход которого объединен с соответствующими йходами выделителя тактовой частоты и кодового разделителя, а выходы регистра сдвига, через первый И второй дешифраторы соединены соответственно с первыми входами первого и второго элементов И, выходы ко-: торых соединены со входами блока проверки чередования кодов, выход которого через элемент НЕТ подключен к первым входам первого и второго накопителей, второй вход второго накопителя объединен, с первым входом элемента НЕТ, второй вход которого объединен со вторыми входами nepBo ifO и второго элементов И и подключен к первому выходу распределителя импульсов, к одному из входов которого подключен выход выделителя тактовой частоты, а другие выходы распределителя импульсов подключены к соответствующим входам кодового разделителя, к двум другим

10 входам которого подключены соответственно выходы первого и второго накопителей, причем выход второго накопителя подключен ко второму входу первого накопителя 2.

t

Однако устройство обладает низкой помехоустойчивостью.

Цель изобретения - повышение помехоустойчивости .

Для достижения в устройство

20 цикловой синхронизации, содержащее элемент ИЛИ и регистр сдвига, сигнальный вход которого объединен с соответствующими входами выделителя тактовой частоты и кодового раздели25теля, а выходы регистра сдвига через первый и второй дешифраторы соединены соответственно с первыми входами первого и второго элементов И, выходы которых соединены с входами

30 блока проверки чередования кодов. выход которого через элемент НЕТ подключен к первым входам первого и второго накопителей, второй вход вто рого накопителя объединен с первым входом элемента НЕТ, второй вход которого объединен с вторыми .входами первого и второго элементов И и под|Ключен к первому выходу распределите ля импульсов; к одному из входов кот рого подключен выход выделителя тактовой частоты, .а другие выходы распр делителя импульсов подключены к соот ветствукмдим входам кодового разделителя к двум другим входам которого йодключены соответственно выходы первого и второго накопителей, приче выход второго накопителя подключен к второму входу первого накопителя, вв дены последовательно со.единенные дополнительный элемент И и счетный Триггер, при этом два других входа счетного триггера соединены соответс венно с первым входом первого накопи теля и выходом блока проверки чередо вания кодов, к дополнительному входу которого подключен выход счетного триггера, а выходы первого и второго дешифраторов через элемент ИЛИ подключены к первому входу дополнительного элемента И, к второму входу которого подключен выход первого накопителя, а выход дополнительного элемента И подключен к третьему входу первого накопителя и к второму входу распределителя импульсбв. На чертеже приведена структурная электрическая схема устройства. Устройство цикловой синхронизации содержит регистр 1 сдвига, дешифраторы 2 и 3, элемент ИЛИ 4, элементы И 5 - 7, блок 8проверки чередования кодов, счетный триггер 9, элемент НЕ 10, накопители 11 и 12, выделитель 1 тактоёой частоты, рарпределитель 14 импульсов и кодовый разделитель 15. Устройство циклоЕГой синхронизации работает следующим образом. Групповой цифровой сигнал (непрерывная .последовательность бинарных единиц и нулей ) поступает на регистр 1 сдвига, кодовыйразделитель.15 и ,выделитель 13, который осуществляет выделение из группового сигнала тактовой частоты (.частоты телеграфиро-, вания), которая необходима для не прёрывной работы распределителя 14. Поступающий на йход устройства групповой сигнал продвигается по раз рядам регистра Г сдвига, С выхода регистра 1 сдвига комбинации принима мых элементов : сообщения (посылок) ,в параллельном .коде поступают на вхо ды дешифраторов 2 и 3. Каждая комбинация сигналов на входах этих дешифраторов, аналогичная одной из фазирующих комбинаций, вызывает формирование сигнала на выходе соответствующего дешифратора 2 или 3. Если устройство находится в состоянии синхронизма, то отдельные сигналы с выходов дешифраторов 2 и 3 совпадают по времени с. сигналом на выходе последнего такта распредели- . теля 14, поступающим один раз за цикл. При этом на выходах соответствующих элементов И 5 и б попеременно (через один циклj появляются сигналы, соответствующие по времени моменту опознавания фазирующих комбинаций, Блок 8 проверки осуществляет проверку л1ередования поступающих на его . входы сигналов. Сигналы на выходе :ёлока 8 проверки появляются только при чередовании сигналов на его входе. При наличии сигналов в каждом цикле на выходе блока 8 проверки сигналы на выходе элемента НЕТ 10 отсутствуют, вследствие чего накопитель 11 (накопитель по выходу из синхронизма разряжен и сигнал на его выходе отсутствует. При этом наЛ; копитель 12 (накопитель по входу в синхронизм) заряжен и на eiro выходе (, второй индикационный выход устройства. ) присутствует единичный уровень напряжения (сигнал режима истинно синфазной работы). Ложные синхрогруппы,, аналогичные фазирующим комбинациям и выделенные дешифраторами 2 и 3 из группового сигнала вследствие случайного сочетания нулей и единиц информации в групповом сигнале, не совпадают по времени с сигналом на выходе последнего Такта распределителя 14, и, следовательно, не проходят на выходы элементов И 5 и 6. Кроме того эти ложные синхрогруппы через элемент ИЛИ 4 не проходят на второй (сбросовый) вход распределителя |14, так как элемент И 7 закрыт по второму вхо- : ду нулевым уровнем Напряжения с выхода накопителя 11. При кратковременных искажениях фазирующих комбинаций (например, из-за воздействия помех или. при сбоях синхронизации в системах более высокого порядка) сигнал на выходе блока 8 проверки временно отсутствует. В этом случае элемент НЕТ 10 оказывается открытым (для прохождения сигнала с выхода последнего такта рас- . пределителя 14), и сигнал с его выхода сбрасывает накопитель 12 в ноль и записывает единицу в накопитель Ни счетный триггер 9. Отсутствие сигналов на .выходах накопителей 11 и 12 воспринимается кодовым разделителем 15 как режим поддержания синхронизма. Второй во времени сигнал на выkoде элемента НЕТ 10. записывает вторую единицу в накопитель 11 и счетный триггер 9, вследствие чего счетный , триггер вернется в исходное (нулевое, состояние, а сигнал с выхода счет ного триггера 9 переводит блок 8 про верки в нулевое исходное состояние. Вследствие этого блок 8 проверки нач нет проверку чередования поступающих на его входы сигналов заново. Формирование первого же сигнала на выходе блока 8 проверки приводит к , сбросу счетного триггера 9 в ноль и записи единицы в накопитель 12. В случае формирования на выходе блока проверки 8 подряд (т.. е. в каж дом цикле 2 импульсов, где Ъ -ко эффициент накопления накопителя по входу в синхронизм ) заряжается накопитель 12 и на его выходе формируе ся уровень единичного напряжения, свидетельствующий о восстановлении .истинно синфазной работы и переводя .щий (по переднему фронту накопител 11 :в нулевое состояние. : В случае длительного отсутствия. ( или искажения ) фазирующих комбинац происходит заряд накопителя 11 (коэффициент накопления накопителя по выходу из.синхронизма составляет величину Ъ, единичный уровень напря жения на выходе которого подготавливает к работе элемент И 7 (по перво,му входу) и свидетельствует о потере синхронизма. При этом выделение деши ратора 2 или 3 первой же комбинчйции аналогичной фазирующей, из состава принимаемого группового сигнала, приводит к формированию сигнала на выходе элемента ИЛИ 4, которьай проходит через элемент И 7 и поступает на первый вход счетного триггера 9 . (устанавливая его в ноль ), на третий вход накопителя 11 (устанавливая его в состояние, соответствующее лоступлению на его вход - ± импульса .и На второй вход распределителя 14 (устанавливая его в новое исходное состояние). Если установка распределителя 14 в новое исходное состояние была произведена истинной фазирующей комбинацией, то сигнал на выходе последнего такта распределителя 14 совпадает во времени с сигналами:на выходах соответствующих дешифраторов 2 и 3, а сигналы с выхода блока 8 проверки заряжают накопитель 12, сигнал с выхода которого произйодит (по переднему фронту ) сброс накопителя 11 в нулевое состояние. Таким образом устройство переходит в режим истинно синфазной работы. Если.установка распределителя 14 в новое исходное состояние была осуществлена случайной комбинацией элементов сообщения, аналогичной фаЭирукадей, То первый же сигнал с выхо да элемента НЕТ10 заряжает накопи.тель 11 (так как до этого он находился в состоянии, соответствующем поступлению на его вход ъ-, 1 импульса;, уровень напряжения с выхода которого подготавливает к работе элемент И 7 по второму входу и свидетельствует о состоянии потери устройством синхронизма. Далее процесс поиска синхронизма полностью аналогичен выиерписанному. Предлагаемое устройство обеспе-чивает ПО)сравнению с.известным повышение помехоустойчивости и, как следствие, быстродействие фазирования. Это достигается использованием йепрерывного режима рабоТы расл пределителя 14 и введением цепи установки распределителя 14 в ньвое исходное состояние (состоящей, в частности, из. элемента ИЛИ 4 и элемента И 7 ), вследствие чего обеспечивается В1 еменная привязка работы блока 8 проверки к длительности цик ла.принимаемых сообщений,.что повышает помехоустойчивость устройства. . В известном устройстве в режиме поиска синхросигнала (режим останов ки распределителя 14 блок 8 йровер-ки из-за ждущего режима работы распределителя 14 и отсутствия требуе- : млх связей осуществляет проверку чередования сигналов (на выходах дешифраторов), произвольно расположенных во времени, вследствие чего имеет место низкая помехоустойчивость фазирования- и большое время эосстановления синхронизма. . Высокая помехоустойчивость предлагаемого устройства позволяет снизить коэффициент накопления накопителя по входу в синхронизм и уменьшить потери декодируемой информации из-за сбоя синхронизации, а также уменьшить длину фазирующих- комби- наций, что приведет к понышёнию информационной скорости передачи всей системы передачи данных В целом. Формула изобретения - --Устройство цикловой синхронизации, содержащее элемент ИЛИ и . сдвига,.сигнальный вход которого объединен с со.ответствукяцими входами выделителя тактовой частоты .и кодового разделителя, а выходы регистра сдвига через первый и второй дешифраторы соединены соответственно с первыми входами первого и .второго элементов И, выходы которых соединены с входами блока проверки чередова- ния кодов, выход которого через эле-. мент НЕТ подключен к. первым входам первого и второго накопителей, второй вход второго накопителя объединен с первым входом элемента НЕТ, втЫ рой вход которого объединен с вторыми входами первого и второго элементов И и -подключен к первому выходу распределителя импульсов, к одному из входов которого подключен выход В1:аделителя тактовой частотьа, а другие выходы распределителя импульсов подключены к соответствующим входам кодового разделителя, к двум другим входам которого подключены соответст венно выходы первого и второго накопителей, причем выход второго накопителя подключен к,второму входу первого накопителя, о т л и ч а ющ е е с я тем, что, с целью повышения помехоустойчивости, введены последовательно соединенные дополнительный элемент И и счетный триггер при этом два других входа счетного триггера соединены соответственно с первым входом первого накопителя и выходом блока проверки чередования кодов, к дополнительному входу кото рого подключен выход счетного триггера, а выходы первого и второго дешифраторов через элемент ИЛИ подключены к первому входу дополнительного элемента И, к второму входу которого подключен выход первого накопителя, а выход дополнительного элемента И подключен к третьему входу первого накопителя и второму входу распределителя импульсов. Источники информации, принятые во внимание при экспертизе 1.Левин Л.С., Плоткин М.А. Основы построения цифровых систем передачи. М,, Связь, 1975, с. 118120. 2.Авторское свидетельство СССР № 864586, кл. Н 04 L 7/08, 1979 (прототип) .