Устройство автоматической подстройки частоты Советский патент 1991 года по МПК H03L7/00 

Os

ю

00

о

00

х|

Изобретение относится к радиотехнике и может быть использовано в качестве следящих измерителей и демодуляторов

Известны аналоговые следящие измерители, построенные на базе системы фазовой автоподстройки частоты с дополнительным каналом подстройки по разности частот входного и выходного сигнала.

Кроме того, известны следящие измерители, построенные на базе фазовой автоподстройки частоты и имеющие дополнительно индикаторы синхронизма и блок перестройки по частоте.

Данные измерители могут иметь значительное значение полосы захвата, однако в них невозможно реализовать запоминание частоты выходного сигнала.

Наиболее просто такой режим памяти реализуется в цифровых следящих измерителях, однако не известны схемы цифровых измерителей, обеспечивающих большую полосу захвата (Рвз/Рнз 30), где Рвз -верхнее значение полосы захвата; Рнз - нижнее значение полосы захвата).

Наиболее близким по технической сущности к изобретению является цифровой следящий измеритель (демодулятор), содержащий цифровой фазовый детектор, устройство усреднения канала добавления, устройство усреднения канала вычитания, цифровой интегратор, преобразователь код - частота, устройство добавления-вычитания, основной делитель, распределитель импульсов и опорный генератора, причем первый вход цифрового фазового детектора является входом устройства, а выход основного делителя выходом устройства и, кроме того, соединен с вторым входом цифрового фазового детектора, первый выход которого соединен с первым входом устройства усреднения канала добавления, а второй выход - с первые входом устройства усреднения канала вычитания, выход которого соединен с входом импульсов вычитания цифрового интегратора и входом импульсов вычитания устройства добавления-вычитания, а выход устройства усреднения канала добавления соединен с входом импульсов добавления устройства добавления-вычитания и входом импульсов добавления цифрового интегратора, информационные выходы которого соединены с информационными входами преобразователя код - частота, причем тактовый вход преобразователя код - частота соединен с первым входом распределителя импульсов, вход которого соединен с выходом опорного генератора, второй выход распределителя импульсов соединен с вторым входом устройства усреднения канала добавления,

третий выход распределителя импульсов соединен с вторым входом устройства усреднения канала вычитания, а четвертый выход распределителя импульсбв соединен с входом тактовых импульсов устройства добавления - вычитания, вход интегральной петли которого соединен с выходом преобразователя код - частота, а выход устройства добавления - вычитания соединен с

0 входом основного делителя.

Данная схема обеспечивает память частоты выходного сигнала при небольшой полосе захвата и практически не работоспособна при значительном увеличе5 нии полосы захвата.

Таким образом, недостатком прототипа является невозможность обеспечения значительной полосы удержания и памяти частоты выходного сигнала при пропадании

0 входного сигнала.

Цель изобретения - расширение полосы захвата и обеспечение памяти частоты сигнала при пропадании входного сигнала. Поставленная цель достигается тем, что

5 в измеритель, с целью расширения полосы захвата и обеспечения при расширенной полосе захвата памяти частоты выходного сигнала, при пропадании входного сигнала дополнительно введены первый, второй и

0 третий выделители фронта, элемент ИЛИ, RS-триггер, первый, второй реверсивные счетчики и дешифратор, причем вход первого выделителя фронта соединен с первым входом цифрового фазового детектора, а

5 выход первого выделителя фронта соединен с первым входом элемента ИЛИ и R-входом RS-триггера, и вход второго выделителя фронта соединен с выходом основного делителя, а выход второго выделителя фронта.

0 соединен с вторым входом элемента ИЛИ, R-входом RS-триггера и входом стробирова- ния дешифратора, выход которого соединен с входом управления направлением счета первого реверсивного счетчика, причем так5 товый вход первого реверсивного счетчика соединен с выходом элемента ИЛИ, и выход старшего разряда первого реверсивного счетчика соединен с входом управления направлением счета второго реверсивного

0 счетчика, а остальные выходные разряды первого реверсивного счетчика соединены с входами дешифратора, причем выход дешифратора соединен с входом управления параллельной записи второго реверсивного

5 счетчика, а второй выход дешифратора соединен с тактовым входом второго реверсивного счетчика и входом третьего выделителя фронта, выход которого соединен с входами управления параллельной записи первого реверсивного счетчика и старших разрядов

цифрового интегратора и, кроме того, выходы N-старших разрядов цифрового интегратора соединены с информационными входами параллельной записи второго реверсивного счетчика, а выходы второго ре- версивного счетчика соединены с информационными входами N-старших разрядов цифрового интегратора.

Из анализа предложенного и известного технического решения следует, что ис- пользуемые блоки не новы, однако неизвестные приведенные связи между ними обеспечивают быстрое вхождение в синхронизм на основной частоте и исключают ложный захват на гармонике входного сиг- нала, что обеспечивает возможность расширения полосы захвата. Кроме того, дополнительные блоки не оказывают никакого влияния на работу измерителя в режиме слежения и при пропадании входного сигнала, чем обеспечивается режим памяти частоты выходного сигнала

На чертеже приведена блок-схема цифрового следящего измерителя.

Блок-схема содержит цифровой фазо- вый детектор 1, устройство 2 усреднения канала добавпения устройство 3 усреднения канала вычитания, цифровой интегратор 4, преобразователь 5 код-частота, устройство 6 добзвления-вычитанил. основной делитель 7, рзспреде итель 8 импульсов, опорный генератор 9, первый выделители 10 фронта, второй выделитель 11 фронта элемент ИЛИ 12, RS-триггер 13, первый реверсивный счеччик 14, дешифратор 15, второй ревер- сивный счетчик 16, третий выделитель 17 фронта.

Цифровой следящий измеритель работает следующим образом. Входной сигнал поступает на первый вход цифрового фазо- вого дегекторз 1, на второй вход- выходной опорный сигнал. В зависимости от знака разности фа на первом или втором выходе цифрового фазового детектора формируется импульсный сигнал ошибки. С выходов цифрового фазового детектора 1 в зависи- мости от знака фазовой ошибки сигнал поступает на первый вход устройства 2 усред -ьния канала добавления или устройства 3 усреднения канала вычитания. На вторые входы устройства усреднения поступают соответствующие последовательности импульсов добавления и вычитания от распределителя 8 импульсов. На выходе устройства 2 усреднения канала добавления или устройства 3 усреднения канала вычитания формируется пропорциональная составляющая сигнала коррекции, которая поступает на цифровой интегратор 4 и устройство б добавления-вычитания. Код, накопленный в цифровом интеграторе 4, поступает на преобразователь 5 код - частота, который из поспедовзге ьнос1и. поступающей с первого выхода распределителя 8 импульсов, формирует интегральную составпчющую сигнала коррекции. Интегральная составляющая сигнала коррекции с выхода преобразователя 5 код - частота поступает на вход интегральной петли устройства б добавления-вычитания. Кроме того, с четвертого выхода распределителя 8 импульсов на тактовым вход устройства 6 добавления-вычитания поступает опорная тактовая последовательность, в которую добавляются или вычитаются импульсы сигнала коррекции. Сигнал с выхода устройства 6 добавления-вычитания поступает на вход основного делителя 7, на выходе которого формируется выходной сигнал. Распределитель 8 импульсов осуществляет формирование всех необходимых последовательностей из сигнала, поступающего с опорного генератора 9. Сигнал коррекции обеспечивает в режиме слежения подстройку опорного сигнала так чтобы фазовая ошибка была близка к нулю. При этом первый выделитель Фронта 10 формирует кооотчие г-мпульсы, соответствующие пслос.ительгому ноль-пе- ресечению входного смпзпа, а второй выделитель 1i фронта сформирует короткие импульсы созпj T,3JCULo- e по вро гни с передним фр . МЗМ выходного с .тналз. Эти импульсы объединяются с -РО О-ЦЫО злемента ИЛИ 12, с аыхода г-огоро.о поступают далее на счетный t- од nepLX .з логосчег- чика 14. Направление г,ооииго реверсивного счетчика 14зоД счгя поступающим на него сигналом с зы/cvj j RS -г :ггера 13. RS-триггер 13 устанавлнзлится : ноль сигналом, поступающим г в ixc,a.-i v-usoio выделителя 10 фронт з, v- j ;у - сигналом с второго выделителя 11 ..r.ui 13. При этом обеспечив зется с при-с.зг . к&кдого фронта входного сигнала уменьшение из единицу кода в первом розе:, ивном счетчике 14 а с приходов , аждого фронта выходного cm нала код увели«ибается на единицу В начальный момент времени в старший разряд первого реверсивного счетчика 14 записывается единица, а в остальные разряды записаны нули. В рчхчмме спежения количество фрон-ов входного и выходного сигна/.сш зз фиксированный промежуток времени .1аково и поэтому состояние первого реверсивно о 14 не iv-ожет отличаться от начал ьмого оолее чем на ± 1 в каждый момент ьремени. 8 згом случае деш /фра ср 1G обесг.ечисает форьчирова- яие сигк-.ла записи .- -м первом выходе с (флходом каждого фроь-г ехсдного :игнала. Сигнал на втором выходе дешифратора 15 формируется о том случае, если за любой отрезок времени пришло больше, чем на п фронтов входного сигнала, чем фронтов выходного сигнала или наоборот. Причем этот сигнал формируется также в момент прихода фронта ихолного сигнала.

Значительное превышение количества одних фронтои над количеством других фронтов возможно только при неравенстве частот, т.е. в режиме вхождения в синхронизм. Сигнал с первого выхода дешифратора 15 поступав на вход управления параллельной записи, а сигнал с второго выхода поступает на счетный вход второго реверсивного счетчика 16. В режиме слежения обеспечивается постоянное запоминание старших N-разрядов цифрового интегратора 4 во втором реверсивном счетчике 18. В режиме вхождения в синхронизм сигнал с второго выхода дешифратора 15 ncciynaeT на счетный вход второго ревер- сипного счетчика и изменяет его состояние на ± 1. Знак изменения соответствует знаку разности частот входного и выходного, сигналов и определяется сигнапом со старшего разряда первого реверсивного счетчика 14, поступающего из вход ; управления направлением счс-та второго реверсивного счетчика 16. По заднему фронту сигнала с второго выхода дешифратора 15 третий выделитель 17 фронта формирует сигнал установки первого реверсивного счетчика 14 в начальное состояние и запись состояния второго реверсивного счетчика 16 в старшие N-разрядов цифрового интегратора 4. Таким образом производится один шаг подстройки выходного сигнала по частоте. При значительной разности частот входного я выходного сигналов требуется несколько шагов подстройки.

Из описания видно, что при пропадании входного сигнала отсутствует подстройка KSK по фазе, так и по частоте и таким образом обеспечивается запоминание частоты выходного сигнала. В режиме вхождения в синхронизм дополнительно введенные блоки исключают возможность синхронизации на гармониках входного и выходного сигналов, благодаря этому удается значительно расширить полосу захвата цифрового следящего измерителя.

Выполнен макет предложенного цифрового следящего измерителя на микросхемах 561 серии. При частоте опорного генератора 2 мГц обеспечивалась полоса захвата от 100 до 3000 Гц.

Формула изобретения

Устройство автоматической подстройки частоты, содержащее цифровой фазовый

детектор, блок усреднения канала добавления, блок усреднения канала вычитания, цифровой интегратор, преобразователь код - частота, блок добавления-вычитания,

основной делитель частоты, распределитель импульсов и опорный генератор, причем первый вход цифрового фазового детектора является входом устройства, а выход основного делителя частоты является

0 выходом устройства и соединен с вторым входом цифрового фазового детектора, первый выход которого соединен с первым входом блока усреднения канала добавления, а второй выход - с первым входом блока ус5 реднения канала вычитания, выход которого соединен с входом импульсов вычитания цифрового интегратора и входом импульсов вычитания блока добавления-вычитания, а выход блока усреднения канала добавления

0 соединен с входом импульсов добавления блока добавления-вычитания и входом импульсов добавления цифрового интегратора, информационные выходы которого соединены с информационными входами

5 преобразователя код - частота, причем тактовый вход преобразователя код - частота соединен с первым выходом распределителя импульсов, вход которого соединен с выходом опорного генератора, второй выход

0 распределителя импульсов соединен с вторым входом блока усреднения канала добавления, третий выход распределителя импульсов соединен с вторым входом блока усреднения канала вычитания, а четвертый

5 выход распределителя импульсов соединен с входом тактовых импульсов блока добавления-вычитания, дополнительный вход которого соединен с выходом преобразователя код - частота, а выход блока добав-.

0 ления вычитания соединен с входом основного делителя частоты, отличающееся тем, что, с целью расширения полосы захвата и обеспечения запоминания сигнала при пропадании входного сигнала,

5 в него введены первый, второй и третий выделители фронта, элемент ИЛИ, RS-триг- гер, первый и второй реверсивные счетчики и дешифратор, причем вход первого выделителя фронта соединен с первым входом

0 цифрового фазового детектора, а выход первого выделителя фронта соединен с первым входом элемента ИЛИ, R-аходом RS-тригге- ра и входом стробирования дешифратора, вход второго выделителя фронта соединен с

5 выходом основного делителя частоты, а выход второго выделителя фронта соединен с вторым входом элемента ИЛИ и 3-входом RS-триггера, выход которого соединен с входом управления направлением счета первого реверсивного счетчика, причем так

товый вход первого реверсивного счетчи-счетчика и входом третьего выделителя

ка соединен с выходом элемента ИЛИ ифронта, выход которого соединен с входавыход старшего разряда первого ревер-ми управления параллельной записи персивного счетчика соединен с входом уп-вого реверсивного счетчика и старших

равления направлением счета второго5 разрядов цифрового интегратора и, кроме

реверсивного счетчика, а выходы осталь-того, выходы N старших разрядов цифроных разрядов первого реверсивного счет-вого интегратора соединены с информацичика соединены с ёходами дешифратора,онными входами параллельной записи

причем первый выход дешифратора соеди-второго реверсивного счетчика, а выходы

ней с входом управления параллельной за-10 второго реверсивного счетчика соедиписи второго реверсивного счетчика, анены с информационными входами N

второй выход дешифратора соединен сстарших разрядов цифрового интегратактовым входом второго реверсивноготора.

Изобретение относится к радиотехнике и может быть использовано в качестве демодулятора. Целью изобретения является расширение полосы захватз и обеспечение запоминания сигнала при пропадании входного сигнала. Устройство автоматической подстройки частоты (АПЧ) содержит фазовый детектор 1, блоки усреднения каналов добавления и вычитания 2 и 3, цифровой интегратор 4, преобразователь код - частота 5, ёлок добавления - вычитания 6. основной делитель 7 частоты, распределитель импульсов 8, опорный генератор 9, первый, второй и третий выделители фронта 10, 11 и 17, элемент ИЛИ 12, RS-триггер 13, первый и второй реверсивные счетчики 14 и 16 и дешифратор 15. В устройстве АПЧ при пропадании входного сигнала отсутствует подстройка как по фазе, так и по частоте и, таким образом, обеспечивается запоминание частоты сигнала. В режиме вхождения в синхронизм исключается возможность син- 3 хронизации на гармониках входного и выходного сигналов, благодаря чему удается расширить полосу захват. Т ип. сл с