УСТРОЙСТВО ЧАСТОТНОЙ АВТОПОДСТРОЙКИ Советский патент 1972 года по МПК H03L7/113 

Известны устройства частотной автоподстройки, содержащие смеситель, блок фильтрации сигнала с выхода смесителя, частотный дискриминатор, низкочастотный фильтр и перестраиваемый генератор.

Цель изобретения - ускореиие подстройки частоты. Достигается она тем, что блок фильтрации предлагаемого устройства выполпен из п параллельно включенных фильтров с разными полосами пронускаиия, настроенных на одну частоту, которые подключены к частотному дискриминатору через первый электропный переключатель на п положений и ко входу устаиовки направления переключения блока коммутации режима через п линеек обнаружителя сигнала и второй электронный нереключатель на п положений, а входы управления электроиных переключателей подсоединены к выходам блока коммутации режима, вход смеиы состояния которого связан с выходом формирователя конца цикла сравнения частотного дискриминатора. Выходы состояний старших разрядов реверсивного счетчика интегратора подсоединены через дешифратор ко входу установки коэффициента деления младших разрядов.

На чертеже приведена функциональная схема устройства.

частотный дискриминатор 4, иитегратор 5, управляемый делитель 6, блок обнаружения сигиала 7, блок коммутации режима 8.

На смеситель 1 по входу 9 поступает из радиоканала сигнал с нестабильной частотой. На другой его вход через вспомогательный смеситель 10 и умножитель частоты // попадает сигиал с выхода управляемого делителя 6. На вход 12 смесителя 10 поступает сигнал

стабильной частоты f см, переносящий частоту сигиала (с выхода делителя 6) в сторону высоких частот.

Сигнал разностной частоты с выхода смесителя / проходит на блок фильтрации 2, состоящий из я-параллельно включенных фильтров 13 с одной и той же средней частотой fn и с нолосами нропускания ...-Afn, где Д/1-дианазон изменеиия частоты входного сигнала. Выходы всех я фильтров блока

фильтрации 2 нодсоедннены к частотному дискриминатору 4 через электронный переключатель 3. В каждый момент сигнал на вход Частотного дискрнминатора подается с одного из п фильтров. В течение цикла сравнения в

частотном дискриминаторе 4 частота сигиала иа выходе смесителя / сравиивается с частотой эталонного сигнала, ноступаюн :его в устройство по цени 14. Число, пропорциональное измереииой разности частот, поступает с чаре 5, определяет коэффициент деления управляемого делителя 6 частоты опорного сигнала, подаваемого на вход 16 устройства.

Для формирования сигналов, подключающих ко входу частотного дискриминатора выход того или иного фильтра блока фильтрации, служат последовательио подключенные к блоку фильтрации 2 блок обнаружения сигпала 7, второй электронный переключатель 3 и блок коммутации режима 8.

Блок обнаружения сигнала 7 состоит из п линеек, каждая из которых содержит ампли-, тудный детектор 17, фильтр нижних частот 18 и пороговый элемент 19, причем /-тая линейка блока обпаружения сигнала 7 подключена к выходу /-того фильтра блока фильтрации 2. Полоса пропускания Q фильтра ниж,01

НИХ частот 10 имеет величину порядка- ,

Т где Гц время цикла сравпения частот

в частотном дискриминаторе 4, Т - время подстройки частоты. Оба электронных переключателя 3 работают синфазно: если к частотному дискриминатору подключен /-тый фильтр блока фильтрации 2, то ко входу 20 установки нанравления переключения блока коммутации режима 8 подключен выход /-той линейки блока обнаружения сигна.та 7. Вход 21 смены состояния блока коммутации режима 8 связан с выходом конца цикла сравнения частотного дискриминатора 4. Если при работе с /-ТЫМ фильтром в конце цикла сравнения на выходе /-той линейки блока обнаружения сигнала 7 оказывается уровень «1, блок коммутации режима 8 переходит в следующее /+1-е состояние, когда, управляя электронными переключателями 3, выходной сигнал с блока коммутации по цепи 22 подключает к частотному дискриминатору /+1-й фильтр блока фильтрации 2 и /-f 1-ю линейку - ко входу 20 установки нанравления переключения (при состояние блока фильтрации 2 остается неизменным). Если же на выходе /-той лииейки оказывается зфовень «О, блок коммутации ренсима 8 переходит в /-1-е состояние, когда подключаются /-1-й фильтр и /-1-я линейка (при состояние блока коммутации остается неизменным).

Сигналы с фильтров блока фильтрации проходят на частотный дискриминатор через п триггеров Шмитта 23, что обеспечивает возможность построения электронных переключателей 3 на цифровых элементах.

Электронные переключатели 3 состоят из п ячеек совпадения «И 24, на входы управления которых поступают сигналы с п выходов 22 блока коммутации режима 8 и ячейки объедииеиия «ИЛИ 25. Блок коммутации режима 5 может быть -выполнен на базе реверсивного счетчика 26 на п состояний. При этом вход зстановки направления переключением блока коммутации режима в является входом установки направления счета реверсивного счетчика 26. Уровень «О на входе 20 является сигналом вычитания уровень «1 - сигналом сложения. Импульс с выхода конца цикла сравнения частотного дискримипатора 4 (цепь 21 поступает через ячейку «И 27 на счетный вход реверсивного счетчика 26. Цепи 22 управления электронными переключателями t являются выходами дешифратора 28, связанного с разрядами реверсивного счетчика 26. Если счетчик находится в /-том состоянии, то дешифратор 28 вырабатывает уровень «1 на своем /-том выходе.

При отсутствии полезного сигнала на входе устройства (цепь 9} реверсивный счетчик

26 находится в состоянии «1. При этом к частотному дискриминатору 4 оказываются подключенным выход первого фильтра блока фильтрации 2 с наибольшей полосой Afi, а ко входу 20 блока коммутации режима 8 - выход первой линейки блока обнаружения сигнала 7, на выходе которой, как и на выходах всех остальных линеек, постоянно присутствует уровень «О. При появлении на входе 9 полезного сигнала на выходе первой линейки блока обнаружения сигнала 7 с некоторой задержкой

тяг--- Гц вырабатывается уровень «1.

Тогда очередной импульс в цепи 21 переводит реверсивный счетчик 26 во второе состояние. При этом в конце цикла сравнения частота на выходе управляемого делителя 6 изменяется на такую величину, что сигнал на выходе

смесителя / попадает в полосу пропускания второго фильтра блока фильтрации 2 с полосой .

/аналогичным образом реверсивиый счетчик 26 переходит в состояния третье, четвертое и

т. д. до д-ного. При прекращении сигнала на входе 9 реверсивный счетчик 26 последовательно возвращается из «-ного состояния в первое. Для предотвращения зацикливания реверсивного счетчика служит концевой фиксатор 29, состоящий из ячеек «И 30, 31, ячейки «ИЛИ 32 и инверторов 33 и 34. Выход первого состояния дешифратора 28 подсоединен к ячейке «И 30, а выход «-ного состояния- к ячейке «И 31. Когда реверсивный

счетчик находится в первом («-ном) состоянии, концевой фиксатор 29 запрещает проход импульсов цепи 21 на счетный вход реверсивного счетчика 26 при наличии сигнала вычитания (сложения) на входе 20.

Частотный дискриминатор 4 выполнен на базе измерительного счетчика 35 и эталонного счетчика 36. Импульсы на счетный вход счетчика 35 подаются с выхода электронного переключателя 3 через ячейку «И 57. Емкость счетчика 35 NK fnT. Сравнение частот начинается с момента открытия ячейки «И 37 .потенциалом триггера 38. Первый импульс с выхода ячейки «И 37 поступает через ячейку «И 39 на триггер 40, который открывает

лонного счетчика 36 импульсы эталонной часIJL + 1 тоты fa -

, где б - разрешающая

ц

способность частотного дискриминатора, т. е. минимальное отличие частоты сигнала на выходе смесителя / от величины fn. которое может быть замерено. Емкость эталонного счетчика . Если частота новторения импульсов, поступающих на измерительный счетчик, он переполнится раньше эталонного. Импульс переполнения € выхода измерительного счетчика 35 поступает на сброс триггера 38, в результате чего ячейка «И 37 блокируется, а счетчик 35 остается в нулевом состоянии до начала следующего цикла сравнения. Кроме того, уровень «1 проходит с триггера 38 на сумматор 42 по модулю два. В .момент переполнения эталонного счетчика 36 на его выходе вырабатывается импульс сброса триггера 40, в результате чего ячейка блокируется, а счетчик 5 остается в нулевом состоянии до следующего цикла сравнения. При сбросе триггера 40 с пего начинает подаваться уровень «1 на сумматор 42. Таким образом, на выходе сумматора формируется модуль сигнала ошибки в виде длительности потенциала уровня «единица

1 1 -сf f . Если же , счетчики

Д

, /п/п /

35 и 36 работают аналогичным образом, но сначала переполняется счетчик 36, а нотом счетчики 35. В первом случае во время формирования модуля сигнала ошибки с триггера 38 снимается уровень «О, а во втором - уровень «1, которые поступают на выход 43 знака ошибки («О - отрицательный знак н «1 - положительный знак ). Сигнал с сумматора 42 проходит через ячейку «И 44 в цепь 15. Импульс конца цикла сравнения формируется на выходе выделителя заднего фронта 45 из сигнала с сумматора 42. Импульс начала следзющего цикла сравнения вырабатывается также из сигнала с сумматора 42 с помощью выделителя заднего фронта 46. Однако входной сигнал на выделитель поступает через элемент задержки 47, обеснечивающий выдачу импульса с выхода выделителя на установку триггера 55 несколько позже момента изменения состояния электронных переключателей 3.

Так как в начале цикла сравнения устанавливается триггер 38, а потом, уже с задержкой Тз тзмакс 1, триггер 40, то в это

/п/э

время на выходе сумматора 42 образуегся ложный сигнал единиц длительностью тз. Для блокировки этого сигнала служит ячейка «И 44. Сигнал, задержанный в элементе задержки 48 на время , проходит на ячейку «И 49 (нредварительно нройдя через инвертор 50), на выходе которой формируется потенциал уровня «1 длительностью То. Этот потенциал, инвертированный в инверторе 51,

занрещает .прохождение через ячейку «И 44 ложного сигнала. Кроме того, выход ячейки «И 49 подсоединен ко входу управления ячейки «И 39, что обеспечивает прохождение

па триггер 40 только одного или двух первых импульсов в начале цикла сравнения.

В качестве управляемого делителя используется счетчик 52 с двулЯ узлами установки ячеек «И 53 к 54 ъ исходное состояние. С выхода триггера 55, на счетный вход которого нодаются имиульсы переполнения со счетчика 52, снимаются импульсы с регулируемым

периодом T Ti-Jf-T2, где Ti нензменя макс

емая величина, fмаке -/см - максимальное значение частоты на выходе 56 управляемого делителя 6, /в макс - максимальное значение частоты полезного сигнала, поступающего на вход 9 устройства; г - коэффициент умножения частоты умнолштеля //.

Когда триггер 55 находится в состоянии «1, разрешается запись импульсом переполнения через ячейку «И 54 в счетчик 52 такого начального состояния, что следующий импульс переполнения появится через N Tifii тактов опорной частоты /о, поступающей на вход 16. При этом триггер 55 сбрасывается и разрешается занись через ячейку «И 53 в счетчик 52 числа Ai (в донолнительном коде), находящегося в старших разрядах 57 реверсивного счетчика интегратора 5. Через М так/ /rf.М

тов (при этом /2 -) импульс со счетчика

/о

52 вновь устанавливает триггер 55 в исходное состояние.

Величина /о выбирается из условия обеспечения заданной аппаратурной ошибки е значения частоты, вырабатываемой на выходе

управляемого делителя /о Ji22i - /макс, а

М.,аь-с - , где

максимальное значение

/мин

/иыим /п

/в MIIII - минимальное

-fc

мин -

: . .;5

значение частоты полезного сигнала, поступаюшего по цепи 9 на вход устройства. Так как всегда M.N, то подбором величины fo можно получить значение N 2, где 5 - целое число, равное числу разрядов счетчика 52. Тогда ячейка «И 54 оказывается излишней. Сигнал на выходе управляемого делителя формируется с помощью триггера 55, на счетный вход которого через ячейку «ИЛИ 59 проходят импульсы с выделителя заднего фропта 60, подключенного к выходу триггера

г-J/г/ V

5о, и с дешифратора 67го состояния счетчика 52. При этом на выходе 56 выдается неИнтегратор 5 содержит реверсивный счегчик, включающий в себя младшие разряды реверсивного счетчика 62 и старшие разряды реверсивного счетчика 57. На счетный вход реверсивного счетчика ностунают имнульсы частоты fcT со входа 63 устройства через ячейку «И 64, управляемую нотенциалом цепи 15 (выход модуля ошибки частотного дискриминатора). Вход установки нанравлепия счета реверсивного счетчика связан с выходом 43 знака ошибки частотного дискримииатора. Для того, чтобы при отличии частоты сигиала на выходе смесителя 1 от промежуточной частоты Afp fn-fn частота на выходе управляемого делителя в результате цикла сравнеНИИ изменилась на величину , необходимо коэффициент деления младших разрядов реверсивного счетчика 62 устанавливать равным

/оЛ н /со

)(Л+А/Р)

Для устранения зависимости 5 от Д/р слеА/Р

TI, где т|-донустидует устанавливать

/п

мое отклонение от линейности изменения частоты сигнала на выходе управляемого делителя в зависимости от расстройки частоты на выходе смесителя 1.

Для установки значения 5 в зависимости от величины М с заданной дискретностью, определяемой величиной г|, служит дешифратор 65 т состояний старших разрядов реверсивного счетчика 57. В качестве /-того состояния может быть выбрана группа чисел М, лежащих в пределах от 2(/-1) до где d устанавливается таким, чтобы общее число групп было не меньше т; т выходов дешифратора 65 подсоединены к /и ячейкам «И 66 другие входы которых связаны с т выходами дешифратора 67 состояний младших разрядов реверсивлого счетчика 62. Номера этих состояНИИ определяются но приведенной зависимости S от М. Когда младшие разряды реверсивного счетчика 62 оказываются в таком состоянии, что уровень «1 поступает на ту ячейку «И 66, на которую он подается с дешифратора 65, то импульс частоты fcT пропускается через ячейку «Н 68, открываемую сигналом с ячейки «ИЛИ 69, на установку в иуль младших разрядов реверсивиого счетчика 62.

Для блокировки возможных ложных зацикливаний старших разрядов счетчика 62 выходы дешифратора 65, соответствующие нулевому состоянию и состоянию Л1„акс, а также сигнал знака ошибки подсоединены к концевому фиксатору 70, выполненному точно так же, как концевой фиксатор 29 блока коммутации 8.

Предмет изобретения

Устройство частотной автонодстройки, содержащее кольцо регулирования из последовательно соединенных смесителя, блока фильтрации, цифрового частотного дискриминатора, включающего в себя измерительный и эталонный счетчики и формирователь конца цикла сравнения, интегратора на реверсивном счетчике, управляемого делителя частоты эталонного сигнала, блок коммутации режима и блок обнаружения сигнала, отличающееся тем, что, с целью ускорения подстройки частоты, блок фильтрации выполнен из п параллельно включенных фильтров с разными полосами пропускания, настроенных на одну частоту, которые нодключены к частотному дискриминатору через первый электронный переключатель на п положений и ко входу установки направления переключения блока коммутации режима через п линеек обнаружителя сигнала и второй электронный переключатель на п положений, а входы управления переключателей подсоединены к выходам блока коммутации режима, вход смены состояния которого связан с выходом формирователя конца цикла сравнения частотного дискриминатора, нри этом выходы состояний старших разрядов реверсивного счетчика интегратора подсоединены через дещифратор ко входу установки коэффициента деления младших разрядов.