Устройство синхронизации с фазовой автоподстройкой частоты Советский патент 1991 года по МПК H03L7/06 

XJ

О

Изобретение относится к электросвязи и может быть использовано в аппаратуре синхронизации цифровой сети связи.

Целью изобретения является повышение помехоустойчивости.

На чертеже изображена структурная электрическая схема устройства.

Устройство содержит опорный генератор 1, первый делитель 2 частоты с переменным коэффициентом деления (ДПКД), импульсно-фазовый детектор 3, фильтр 4 нижних частот, управляющий элемент 5, управляемый генератор б/ второй ДПКД 7. цифровой фазовый детектор 8, усреднитель 9, первый 10 и второй 11 умножители, первый 12 и второй 13 сумматоры, регистр 14, реверсивный счетчик 15, дешифратор 16 нулевого состояния, RS-триггер 17, инвертор 18, первый 19 и второй 20 элементы И, первый 21 и второй 22 делители частоты.

Устройство работает следующим образом.

В отсутствие команд управления коэффициентами деления ДПКД 2 и 7 совокупность блоков 1-7 представляет собой синтезатор фиксированной частоты, требуемый для хронирования сети связи. Цифровой фазовый детектор 8 вырабатывает код, соответствующий разности фаз входного и ыыходного сигналов, Усреднитель 9 осуществляет усреднение этой величины на интервале времени, являющемся периодом дискретизации (определяется коэффициен- юм деления делителя 21), который на несколько порядков превышает постоянную ьрсмени синтезатора частоты. Далее сигнал фильтруется в астатическом цифрового фильтре, образованной пропорциональным (первый умножитель 10) и интегрирующим (второй умножитель 11 и накопительный сумматор на перпом сумматоре 12 и регистре 14) каналами управления, коды с которых суммируются во втором сумматоре 13. В результате вырабатывается значение приращения фазы выходного сиг нала, которое должно быть осуществлено ча данном периоде дискретизации.

Данное приращение осуществляется посредством подачи на ДПКД 2 и 7 соответствующего числа команд изменений коэффициентов деления. Принцип отработки возмущений, вносимых в синтезатор частоты при изменении на фиксированное время коэффициентов деления ДПКД 2 и 7 в уст- . ройстве в точности совпадает с описанным в известном устройстве. Вследствие того, что период дискретизации намного больше постоянной времени синтезатора, имеется возможность последовательной подача команд управления с такой частотой, что к

моменту подачи каждой последующей команды фаза выходного сигнала изменяется на один дискрет подстройки путем предыдущей команды управлений. Нужная частота

подачи команд управления коэффициентами деления обеспечивается вторым делителем 22.

Само распределение команд управления по периоду дискретизации осуществляется следующим образом,

По сигналу инициализации с первого

делителя 21 в реверсивный счетчик 15 записывается входная м(, модуль которой равен числу комгнд управления,

которые требуется выработать на данном периоде дискретизации, а старший разряд несет информацию о знаке и поэтому управляет выбором одного из элементов И 19 м 20 направлением счета реверсивного счетчика

15. Кроме того, сигнал инициализации устанавливает RS-трмггер 17, что дает возможность элементу И, выбранному старшим разрядом сигнала эторого сумматора 13, пропускать на соответствующий выход импульсы, поступающие на треть входы первого 19 м второго 20 элементов И с второго делителя 22. Эти импульсы, поступая также на счетный вход реверсивного с°втчика 15, доводят а конце концов его содержимое дс

нуля, что обнаруживает дешифратор 16, который сбрасывает RS-триггер 17, прекращая тем самым дальнейшую выдачу команд управления. Таким образом, блоки 15-18

представляют собой преобразователь кода в число импульсов, которые подаются на один из вхсдовуправления ДПКД 2 и 7через коммутатор на элементах И 19 м 20. За счет распределения подстройки синтезатора по

ьсему периоду дискретизации ширина спектра флуктуации фазы его выходного сигнала уменьшается, что м обусловливает улучшение по шхоустойчкаости.

Ф о о м у ,i а изобретения

Устройство «..интронизации с

а вто подстрой кой частоты, содержащее последовательно соединенные опорный гене- ратоо, первой дели(ель часто(ы с переменным коэффициентом деления, импульсно-фазовый детектор, фильтр нижних частот, управляющий элемент, управляемый генератор и цифровой фазовый детектор, в горой вход которого является входом устройства, а также делитель частоты с переменным коэффициентом деления, выход которого соединен с вторым ВХОДОЕ i ммпуль- сно-фазового детектора, отличающееся тем, что, с целью повышения помехоустойчивости, в него звесены последовательно соединенные усреднитель, первый умножитель, первый и второй сумматоры, второй

умножитель, включенный между выходом усреднителя и вторым входом второго сумматора, регистр, включенный между выходом и вторым входом первого сумматора, реверсивный счетчик, дешифратор нулевого состояния, RS-триггер, инвертор, первый и второй элементы И, при этом тактовый вход усреднителя соединен с тактовым выходом цифрового фазового детектора, его информационный вход - с информационным выходом цифрового фазового детектора, а его вход сброса, вход записи реверсивного счетчика и S-вход RS-тригге- ра - с выходом первого делителя частоты, вход которого и вход второго делителя частоты подключены к выходу опорного генератора, информационные входы реверсивного счетчика соединены с выходом второго сумматора, его вход направления счета, первый вход второго элемента И и вход инвертора - с выходом старшего разряда второго сумматора, а его тактовый

вход, первый вход первого элемента И и второй вход второго элемента И -с выходом второго делителя частоты, выход реверсивного счетчик через дешифратор нулевого состояния подключен к R-входу RS-тригге0 ра, выход которого соединен с вторым вхо- дои первого элемента И и третьим входом второго злемента И, выход инвертора соединен с третьим входом первого элемента И, а выходы первого и второго элементов И

5 соединены соото тственно с первым и вторым управляющими входами первого и второго делителей частоты с переменным коэффициентом деления.

Изобретение относится к электросвязи и может быть использовано в аппаратуре синхронизации цифровой сети связи. Целью изобретения является повышение помехоустойчивости. Устройство содержит синтезатор частоты, образованный опорным генератором 1, первым 2 и вторым 7 делителями с переменным коэффициентом деления, импульсно-фазовый детектор 3, фильтр нижних частот 4, управляющий аяемент 5 и управляемый генератор 6, цифровой фазовый детектор 8, усреднитель 9, первый и второй умножители 10 и 11, первый и второй сумматоры 12 и 13, регистр 14, реверсивный счетчик 15, дешифратор 16 нулевого состоя ния,Р5-триггер 17, инвертор 18, пеовый и агорой элементы И 19 и 20, первый и второй делители 21 и 22 частоты. Выходной сигнал управляемого генератора 6 сравнивается по фазе с входным в цифровом фазовом детекторе 8, а код рассогласования фаз подвергается фильтрации с помощью усреднителя 9 и астатического фильтра на первом 10 и втором 13 сумматоре и регистре 14 и далее управляет подстройкой фазы синтезатора. Цель изобретения достигается путем распределения команд управления по паоиоду дискретизации с помощью реверсивного счетчика 15, дешифратора 16 нулевое гс состояния, RS-триггера 17, инвертора 18 и двух элементов И 19 и 20. 1 ил.