Анализатор качества канала Советский патент 1992 года по МПК H04B3/46 

сл G

Изобретение относится к электросвязи. Цель изобретения - упрощение устройстваза счет сокращения общего числа элементов. Анализатор содер)^ит интегратор 1, компаратор 2, хронизатор 3. регистры 4 и 7 сдвига, реверсивный сдвигающий регистр 5, элемент И 6, формирователь 8 фронтов, элемент И-НЕ 9 и элемент ИЛИ-НЕ 10. Анализатор позволяет определить неисправность канала связи на основе априорной; информации о количестве единиц в кодовом блоке заданной длины. Одновременно учитывается возможность "забития или замирания" в канале связи. 1 ил.

XI

Сл5 ««jk

о

Изобретение относится к радиотехнике и может быть использовано в системах передачи данных.

Известен анализатор качества канала связи, содержащий последовательно соединенные интегратор и регистр сдвига, а также хронизатор, первый и второй выходы которого подключены соответственно к тактовым входам компаратора и регистра сдвига, причем выход компаратора подключен к первому входу первого элемента И и через инвертор к первому входу второго элемента И, выход регистра сдвига подключен к второму входу второго элемента И и через первый инвертор - к второму входу первого элемента И, выходы первого и ёторого элемента И подключены к входам реверсивного сдвигающего регистра, первый выход которого непосредственно, а второй через третий инвертор подключен соответственно к первому и второму входам третьего элемента 1Л, тактовый вход которого соединен с третьим выходом хронизатора, причем четвертый выход хронизатора подключен к установочным входам регистра сдвига и реверсивного сдвигающего регистра.

Недостатком устройства является невысокая точность анализа, так как не учитываются замирания и забития в канале.

Из известных технических решений наиболее близким к предлагаемому устройству является анализатор качества канала связи, содержащий последовательно соединенные интегратор, компаратор и регистр сдвига, а также хронизатор, первый и второй выходы которого подключены соответственно к тактовым входам компаратора и регистра сдвига, причем выход компаратора подключен к первому входу первого элемента И и через второй инвертор - к первому входу второго элемента И, выход регистра сдвига через первый инвертор подключен к второму входу первого элемента И, а также к второму входу второго элемента И, выходы первого и второго элемента И подключены к входам реверсивного сдвигающего регистра, первый выход которого непбсредственно, а второй через третий инвертор подключены соответственно к первому и второму входам третьего элемента И, а тактовый вход которого соединен с третьим выходом хронизатора, причем четвертый выход хроиизатора подключен к установочным входам регистра сдвига и.реверсивного сдвигающего регистра, первый и второй счетчики, первые и вто. pbie входы которых соединены с выходами соответственно первого и второго элемента И, первая и вторая схемы сравнения, входы которых соединены с выходами соответственно первого и второго счетчиков, а выходы - с входами элемента ИЛИ. выход которого через инвертор соединен с третьими входами элемента И, выход которого является выходом устройства.

Недостатком устройства является сложность реализации из-за большого числа блоков, входящих в устройство.

Целью изобретения является упрощение устройства за счет сокращения общего числа элементов при сохранении его функциональных возможностей.

Это достигается тем, что в известный анализатор качества канала связи, содержащий элемент ИЛИ-НЕ, хронизатор. последовательно соединенные интегратор, компаратрр и первый регистр сдвига и последовательно соединеннЬ1е реверсивный сдвигающий регистр и элемент И, второй

вход которого соединен с выходом элемента ИЛИ-НЕ. причем первый, второй и третий выходы хронизатора подключены соответственно с тактовым входам компаратора и первого регистра сдвига и к третьему входу

элемента И дополнительно введены последовательно соединенные второй регистр сдвига, формирователь фронтов и элемент И-НЕ, при этом второй выход хронизатора подключен к сигнальному входу второго регистра сдвига, второй выход которого подключен к первому входу элемента ИЛИ-НЕ, второй вход которого соединен с вторым выходом реверсивного сдвигающего регистра, первый и второй входы которого соединены соответственно с выходом компаратора и с выходом первого регистра сдвига; выход первого разряда которого подключен к входу формирователя фронтов и к второму входу элемента И-НЕ, выход

которого подключен к четвертому входу элемента И. На чертеже изображена структурная схема предлагаемого устройства.

Устройство содержит последовательно

соединенные интегратор 1. компаратор 2. второй вход которого соединен с первым выходом хронизатора 3, а выход - с первыми входами регистра сдвига 4 и реверсивного сдвигающего регистра 5, второй вход

которого соединен с вторым выходом регистра сдвига 4, а выход - с первым входом элемента И 6, третий вход которого соединен с третьим выходом хронизатора 3, второй выход которого соединен с, вторым

входом регистра сдвига 4 и первым входом второго регистра сдвига 7, второй вход которого через формирователь 8 с первым вы- ходом регистра сдвига 4 и вторым входом элемента И-НЕ 9, первый вход которого соединен с первым выходом регистра сдвига 7,

а выход - с входом элемента И 6, второй вход которого соединен с элементом ИЛИНЕЮ, входы которого соединены с вторыми выходами регистра сдвига 7 и реверсивного сдвигающего регистра 5.5

Устройство работает следующим образом.

i При включении питания устанавливаются в исходное состояние (т.е. обнуляются) регистр сдвига 4 и реверсивный сдвигаю- 10 щий регистр 5. Далее на вход интегратора

1поступает смесь бинарного сигнала с шумом. Смесь после интегрирования поступает на компаратор 2. который опрашивается

с хронизатора 3. Если во время опроса уро- 15 вень сигнала на выходе интегр 1тора 1 превышает порог, то компаратор 2 вырабатывает импульс, который поступает на вход записи регистра сдвига 4. Под действием импульса с хронизатора 3,в регистре 20 сдвига 4 происходит сдвиг всей информации, Кроме того, информация с компаратора

2поступает На первый вход реверсивного сдвигающего регистра 5.

Так как при первых N тактирующих сиг- 25 налах с хронизатора 3 на втором выходе регистра сдвига 4 будут нули, то после их окончания в регистре сдвига 4 будет записана полностью первая N-разрядная комбинация, в реверсивном сдвигающем ЗО регистре 5 - число единиц, содержащихся в этой комбинации. Пусть в сдвигающем Nразрядном регистре сдвига 4 находится произвольная комбинация из К единиц и (N - К) нулей. Этой комбинации регистра 35 сдвига 4 в реверсивном сдвигающем регистре 5 будет соответствовать комбинация из К единиц в старших разрядах. Пусть в N-M разряде регистра сдвига 4 находится- нуль, а на егй вход поступает единица. Поскольку о входная единица поступает на| первый вход, а нуль из N-ro разряда регистра сдвига 4 на второй вход реверсивного сдвигающего регистра 5, то количество единиц в нем станет равно (К + 1). Если на вход регистра 45 сдвига 4 поступает нуль, а в его N-M разря де - единица, то на первый вход реверсивного сдвигающего регистра 5 соответственно поступает нуль, а на второй выход-единица, и количесгво единиц в нем Q станет равно (К - 1). Т.е., если единица поступает на первый вход реверсивного сдвигающего регистра 5, то количество старших разрядов, подряд заполненных единицами, увеличивается на один при сдвиге информат -, ее ции вправо, если единица поступает на второй вход реверсивного сдвигающего регистра 5, т о информация в нем сдвигается влево, а количество старших раз|эядов, заполненных единицами, уменьшается на

один. Если на вход регистра сдвига 4 поступает единица и в его N-M разряде также единица, то сначала происходит увеличение количества единиц в реверсивном сдвигаюULieM регистре 5, так как входная единица напрямую поступает на его первый вход, но после этого через время срабатывания регистра сдвига 4 единица из его N-ro разряда поступает на второй вход реверсивного сдвигающего регистра 5 и количество единиц в нём уменьшается, т.е. приходит к исходному состоянию. При поступлении на вход регистра сдвига 4 нуля и когда в его N-M разряде находится нуль, информация в реверсивном сдвигающем регистре также не изменяется.

Поскольку известно априорное распределение единиц в коде, не пораженном помехами, то при выходе за границы, введенные на число единиц в блоке длины N, можно говорить о неисправности канала без учета запирания и забития. Исправному каналу, без учета замираний и забития, будет соответствовать единица на первом и нуль на втором выходах реверсивного регистра 5. Это соответствует единице на выходе элемента И 6 при исправном канале и нулю при неисправном. Одновременно анализируются забития и замирания в канале.

Рассмотрим работу анализатора, когда порог замирания больше порога забития единицами (ПЗ 0 ПЗ 1). Пусть с первого выхода регистра сдвига 4 появляется комбинация нулей и единиц в виде, который соответствует входной информации:

1 1 1 ... 1 1 01 001 ...О 1 000... 000 Комбина- Комбинация 2 Комбинация 3 ция 1v

Комбинация 1 - забитие единицами, комбинация 3 - замирание в канале, комбинация 2 - неподверженная забитию и замираниям информация.

По переднему фронту комбинация 1, который выделяется формирователем фронтов 8, происходит сброс регистра сдвига 7 и тактовые импульсы с второго выхода хронизатора 3 записываются в регистр сдвига 7. Как только количество единиц превысит ПЗ 1, а об этом будет свидетельствовать появление сигнала на первом выходе регистра сдвига, срабатывает схема И-НЕ 9, и сигнал на выходе элемента И б при его опросе с хронизатора 3 будет ноль, что говорит о неисправности канала.

По заднему фронту комбинации 1, который выделяется формирователем 8, произойдет ciBpoc регистра сдвига 7. 8 случае комбинации 2; регистр сдвига 7 будет попеременно считать количество подряд идущих «улей и единиц. Поскольку их количество не превышает соответствующие лороги. то они не влияют на результат анализа. Если поступает комбинация 3, т.е. идут нули, то схема И-НЕ 9 не срабатывает. Таким образом, сигнал на его выходе будет единица и в том случае, когда количество нулей в комбинации 3 достигает ПЗ 1. При достижении количества нулей в комбинации 3 ПЗ О появляется сигнал на втором выходе регистра сдвига 7. срабатывает элемент ИЛИ-НЕ 1Q. и на выходе элемента И 6 будет опять ноль, что говорит об неисправности канала. Если ПЗ 0 ПЗ 1. то сигнал на первом выходе регистра сдвига 7 необходимо взять с инверсного выхода его первого разряда.

В остальном алгоритмы работы аналогичны вышеизложенному, ЕслиПЗО ПЗ 1, тоИ-зсхемы необходимо исключить элемент И-НЕ 9 и все его связи с другими элементами схемы. Причем появление сигнала на оставшемся втором выходе регистра сдвига 7 будет свидетельствовать о превышеНИИ порога как по забитию. так и по замиранию.

Технико-экономическая эффективность предлагаемого устройства по сравнению с известным заключается в упрощении устройства за счет изменения алгоритма работы анализатора при сохранени.и Функциональных возможностей. Сокращение аппаратурных затрат приводит к уменьшению стоимости устройства, а также к

повышению надежности анализатора при эксплуатации.

Формула изобретения

Анализатор качества канала, содержащий, элемент ЙЛИ-НЕ, хронизатор. последовательно соединенные интегратор, компаратор и первый регистр сдвига и последовательно соединенные реверсивный сдвигающий регистр и элемент И, второй вход KOTopoho соединен с выходом элемента ИЛИ-НЕ, причем первый, второй и третий выходы хронИзатора подключены соответственно к тактовым входам компаратора и первого регистра сдвига и к третьему входу элемента И, о т л и ч а ю щ и и с я тем, что, с целью упрощения устройства за счет сокращения общего числа элементов, введены последовательно соединенные второй регистр сдвига, формирователь фронтов и элемент И-НЕ; при этом второй выход

хронизатора подключен к сигнальному входу второго регистра сдвига, второй выход которого подключен к первому входу элемента ИЛ И-НЕ, второй вход которого соединен с вторым выходом реверсивного сдвигающего регистра, первый и второй входы которого соединены соответственно с выходом компаратор а ис выходом первого регистра сдвига, выход первого разряда которого подключен к входу формирователя фронтов и к второму входу элементаИ-НЕ. выход которого подключен к четвертому входу элемента И.