Буферный усилитель Советский патент 1992 года по МПК H03K19/94 

Изобретение относится к области электронной техники и может быть использовано в микроэлектронных устройствах.

Известен усилитель на комплементарных МДП-транзисторах, содержащий транзисторы р-типа и n-типа, последовательно включенные между шиной питания и общей шиной, затворы которых соединены с шиной входного сигнала, и инвертор, вход которого соединен с объединенными стоками у помянутых транзисторов р-типа и n-типа, а выход подключен к выходной шине устройства.

Недостатком этого усилителя является большая потребляемая мощность, обусловленная наличием сквозного тока через инвертор между шиной питания и общей шиной, так как в связи с переходными процессами транзистор n-типа инвертора уже открывается, когда транзистор р-типа инвертора еще не закрыт полностью и наоборот. Сквозной ток тем больше, чем больше размеры транзисторов инвертора.

Известен наиболее близкий по техническому решению буферный усилитель, который содер жит управляемую схему, состоящую из первого транзистора р-типа и первого транзистора n-типа, первого инвертора, выход которого соединен с затвором первого транзистора р-типа, и второго инвертора, выход которого соединен с затвором первого транзистора n-типа. Первый инвертор состоит из вторых транзисторов р- и n-типа, причем коэффициент усиления у второго транзистора n-типа меньше, чем у второго транзистора р-типа. Второй инвертор состоит из третьих транзисторов р- и n-типа, причем коэффициент усиления у третьего транзистора n-типа больше, чем у третьего транзистора р-типа. Различие по коэффициенту усиления между вторыми и между третьими транзисторами исключает возможность одновременного открытого состояния первых транзисторов р- и п-типа.

Недостатком этого устройства является низкое быстродействие, обусловленное высоким сопротивлением току разряда второго транзистора n-типа и высоким сопротивлением току разряда третьего транзистора р-типа.

Цель изобретения - повышение быстродействия при сохранении потребляемой мощности.

Цель достигается тем, что в буферном усилителе, содержащем входную, выходную и общую шины и шину питания, первые, вторые и третьи транзисторы р- и п-типа, истоки первого и второго транзисторов р- типа соединены с шиной питания, истоки первого и второго транзисторов n-типа соединены с общей шиной, сток второго транзистора р-типа и сток третьего транзистора n-типа соединены с затворами первого транзистора р-типа, сток второго транзиетора h-типа и сток третьего транзистора р-типа соединены с затвором первого транзистора n-типа, затворы вторых транзисторов р- и n-типа соединены с входной ши- ной, соединяют затворы третьих

0 транзисторов р-и n-типа с выгодной шиной устройства, а их истоки соединяют с затворами первых соответственно транзисторов р- и п-типа.

На чертеже представлена схема соеди5 нений буферного усилителя.

Схема содержит входную шину 1, шину 2 питания, выходную шину 3, общую шину 4, первый транзистор 5 р-типа, первый транзистор 6 n-типа, второй транзистор р-типа,

0 .второй транзистор 8 n-типа, третий транзистор 9 р-типа и третий транзистор 10 п-типа. В устройстве истоки первого 5 и второго 7 транзисторов р-типа соединены с шиной 2 питания, истоки первого 6 и второго 8 тран5 зисторов n-типа соединены с общей шиной 4, сток второго 7 и исток третьего 9 транзисторов р-типа и сток третьего транзистора 10 n-типа соединены с затвором первого транзистора 5 р-типа, сток второго 8 и исток

0 третьего 10 транзисторов n-типа и сток третьего транзистора 9 р-типа соединены с затвором первого транзистора б n-типа, затворы второго транзистора 7 р-типа и второго транзистора 8 n-типа соединены с

5 входной шиной 1, затворы третьих транзисторов 9 и 10 р- и n-типа соединены с выходной шиной 3 устройства.

Усилитель работает следующим образом.

0 Пусть в исходном состоянии на входной шине 1 и выходной шине 3 установился сигнал единичного уровня. При этом транзисторы 7, 9 и 6 закрыты, а транзисторы 5, 8 и 10 открыты. Сигнал нулевого уровня на за5 твОрах транзисторов 5 и 6 поддерживается благодаря разряду их паразитных емкостей на общую шину 4 через открытые транзисторы 8 и 10.

Если на входную шину 1 поступит сиг0 нал нулевого уровня, то транзистор 7 откроется и на затворе транзистора 5 установится сигнал единичного уровня и он закроется. На затвор транзистора б сигнал единичного уровня поступит через пока еще открытый

5 транзистор 10с задержкой в течение времени, необходимого для заряда паразитных емкостей в цепи истока транзистора 10, стока транзистора 8 и затвора транзистора б. Когда транзистор б откроется, начнется разряд выходной шины 3 на общую шину 4 и на

затворах транзисторов 9 и 10 будет устанавливаться сигнал нулевого уровня. При Una3 Uioc - Uio°, где Uio3 - напряжение на стоке затворе транзистора; U io° - пороговое напряжение и Uio° - напряжение на стоке транзистора, транзистор 10 закроется. Одновременно при Ug3 11ди - Ug0, где 1)ди - напряжение на истоке транзистора транзистор 9 откроется, обеспечивая сохранение сигнала единичного уровня на затво- ре транзистора 6. На выходной шинв; 3 установится сигнал нулевого уровня. При подаче на входную шину 1 сигнала единичного уровня протекают аналогичные процессы и на выходной шине 3 устанавли- вается сигнал единичного уровня.

Поскольку переключение транзисторов 5 и 6 разнесено в этом случае во времени, то протекание по ним сквозного тока исклю- чено. Из изложенного описания следует, что в предлагаемом устройстве снимаются ограничения на параметры транзисторов 7-10 и их параметры, в частности коэффициент усиления, могут быть выбраны в сорт- ветствии с требуемым быстродействием без увеличения потребляемой мощности. В известном устройстве при значительных разбросах параметров вторых и третьих р-и n-транзисторов, уменьшающих различие их коэффициентов усиления, возможно состояние, при котором первые транзисторы р и n-типа будут открыты или приоткрыты одновременно и по ним будет протекать сквозной ток, повышая потребляемую мощность и снижая быстродействие.

В предлагаемом устройстве сквозной ток исключен лри любых разбросах параметров вторых и третьих транзисторов, что обеспечивает высокое быстродействие. Если буферный усилитель построен на КМОП- транзисторах с одинаковой длиной канала, коэффициент усиления которых будет определяться их шириной, то быстродействие предлагаемого усилителя с транзисторами одинаковых размеров (с одинаковыми коэффициентами усиления) будет в 1,5 раза выше, чем у известного усилителя с транзисторами, коэффициенты усиления которых отличаются в два раза,

Ф о р м.у л а и з о б р е т е н и я Буферный усилитель, содержащий входную, выходную и общую шины, шину питания, первые, вторые и третьи р-и п-типа транзисторы,истоки первого и второго р-типа транзисторов соединены с шиной питания, истоки первого и второго n-типа транзисторов соединены с общей шиной, сток второго р-типа транзистора и сток третьего п-типа транзистора соединены с затвором первого р-типа транзистора, сток второго п-типа транзистора и сток третьего р-типа транзистора соединены с затвором первого п-типа транзистора, затворы вторых р- и п-типов транзисторов соединены с входной шиной, о т л и ч а ю щ и и с я тем, что, с целью повышения быстродействия при сохранений -потребляемой мощности, затворы третьих р-и п-типов транзисторов соединены с выходной шиной устройства, а их истоки соединены с затворами первых соответственно р- и п-типов транзисторов.

Изобретение относится к электронной технике и может быть использовано в микроэлектронных устройствах. Целью изобретения является повышение быстродействия устройства при сохранений потребляемой мощности. Устройство содержит входную шину 1, шину 2 питания, выходную шину 3, .общую шину 4, первый транзистор 5 р-типа. первый транзистор 6 п-тйпэ, второй транзистор 7 р-тйпа, второй транзистор 8 п-типа, третий транзистор 9 р-типа, третий транзистор 10 п-типа. Ввведейие в устройство новых конструктивных связей позволяет исключить сквозной ток в выходном каскаде при любых разбросах параметров транзисторов 7-ТО, что обеспечивает высокое быстродействие. 1 ил.