Асинхронный распределитель Советский патент 1989 года по МПК H03K17/00 

Изобретение относится к автоматике и вычислительной технике и может быть использовано в интегральных устройствах формирования последовательностей сигналов.

Целью изобретения является уменьшение потребляемой мощности при увеличении быстродействия асинхронного распределителя путем введения в разрядную ячейку трех дополняющих МДП- транзисторов, обеспечения асинхронного процесса установки и сброса разрядной ячейки при отсутствии сквозных цепей для протекания токов и использования более быстродействующих Юадп-цепей.

На чертеже приведена принципиаль ная схема асинхронного распределител на три разряда.

Асинхронньй распределитель содержит в каждой разрядной ячейке 1 инвертор 2, четыре МДП-транзистора 3-6 и три дополняющих МДП-транзистора 7-9.

Выходная информационная шина 10 разрядной ячейки 1 подключена к выходу инвертора 2 и затворам третьего МДП-транзистора 5 и третьего дополняющего МДП-транзистора 9, а также соединена с входной информационной шиной 11 последующей (14-1)-й разрядной ячейки 1 и шиной 12 сброса предыдущей (1-1)-й разрядной ячейки.

Выходная управляющая шина 13 i-й разрядной ячейки подключена к выходу инвертора 2, стокам третьего 5 и четвертого 6 МДП-транзисторов, стокам первого 7 и третьего 9 дополняющих МДП-транзисторов, а также соединена с входной управляющей шино 14 последующей (1+2)-й разрядной ячейки и тайной 15 установки предыдущей (1-1)-й разрядной ячейки.

Входная информационная шина 11 каждой разрядной ячейки подклю ена к затворам второго МДП-транзистора 4 И .второго дополняннцего МДП-транзистора 8, включенного последовательно с первым дополняющим МДП-транзисто- ром 7.

14

Входная управляющая шина 14 каждой разрядной ячейки подключена к затворам первого МДП-транзистора 3 и : пер-55 вого дополняющего МДП-транзистора 7, Шина 15 установки подключена к затвору четвертого МДП-транзистора 6 той же разрядной ячейки.

50

55

589682

Стоки первого 3 и второго 4 МДП- транзисторов соединены с истоком третьего МДП-транзистора 5, а истоки 2 первого 3, второго 4 и четвертого 6 МДП-транзисторов - с шиной источника

16питания.

Шина 12 сброса в каждой разрядной ячейке 1 соединена с истоками второ- 10 го 8 и третьего 9 дополняющих МДП- транзисторов.

Инвертор 2 включен между шиной источника 16 питания и общей шиной

17и может быть выполнен в виде КМДП- 15 инвертора.

Асинхронный распределитель работает следующим образом.

В исходном состоянии разрядной ячейки 1 на выходных управляющей 13

20 и информаиронной 10 шинах имеется единичный и нулевой логические уровни соответственно. При этом дополняю- вще (п-типа) МДП-транзисторы 8 и 9 и МДП-транзисторы 3 и 6 находятся

25 в закрытом состоянии, а остальные ОДП-трднзисторы открыты.

Установка (1-1)-й разрядной ячейки 1 производится подачей единичного логического уровня на входную инфор30 мационную шину 11. Это вызывает переход МДП-транзистора 4 .в закрытое состояние, а дополняющего МДП- транзистора 8 - в открытое. Выходная управляющая шина 13 заземляется через открытые дополняющие МДП-тран- зисторы 7 и 8 и соответствующий МДП- транзистор инвертора 2 последующей i-й разрядной ячейки. Появление нулевого логического уровня на выходной управляющей шине 13 вызывает появление единичного логического уровня на выходной информационной шине 10 этой разрядной ячейки. Это приводит к возврату (1-2)-й разрядной ячейки в исходное состояние, так как на шину 1-2 сброса поступает сигнал высокого уровня, и одновременно является причиной установки последующей i-й разрядной ячейки. Единичный логический уровень на выходной информационной

50 шине 10 открывает дополняющий МДП- транзистор 9, после чего нулевой логический уровень на выходной информационной шине 13 удерживается до тех пор, пока не произойдет установка i-й разрядной ячейки.

35

40

45

Асинхронньй режим работы распреде- лителы обеспечивает минимальное время цикла. При этом повторная уста

новка (1-1)-й разрядной ячейки осуществляется после того,как..i-я разрядная ячейка окажется в исходном состоянии. Наличие хотя бы одной разрядной ячейки в исходном состоянии обеспечивает правильное функционирование распределителя в мультипрограммном режиме, так как последующая волна установок разрядных ячеек не может достигнуть предьщущей.

Уменьшение потребляемой мощности при увеличении быстродействия обусловлено использованием КМДП-цепей, когда хотя бы один из ВДП-транзисто- ров всегда заперт и сквозные статические токи от источника питания на общую шину не протекают. Поэтому соп- ротивления открытых ОДП-транзисторов могут быть достаточно малыми, что обеспечивает увеличение быстродействия.

Формула изобретения

Асинхронный распределитель, содержащий в каждой разрядной ячейке инвертор и четыре МДП-транзистора, причем выходная информационная шина i-й разрядной ячейки подключена к входной информационной шине (1+1)-й разрядной ячейки, соединенной с затвором второго МДП-транзистора, и к шине сброса (1-1)-й разрядной ячейки, выходная управляющая шина i-й разрядной ячейки подключена к шине установки (1г1)-й разрядной ячейки, соединенной с затвором четвертого МДП-транзистора,

0

5

п

S

о

5

отличающийся тем, что, с целью уменьшения потребляемой мощности при увеличении быстродействия, в каждую разрядную ячейки введены три дополняющих ЩП-транзис- тора, причем выходная управляющая шина i-й разрядной ячейки подключена к входу инвертора, стокам третьего и четвертого МДП-транзисторов, стокам первого и третьего дополняющих ., МДП-транзисторов, а также соединена с входной управляющей шиной (i+2)-й разрядной ячейки, выходная информационная шина подключена к выходу инвертора, аатворам третьего МДП- и третьего дополняющего ВДП-транзисто- ров, входная информационная шина каждой разрядной ячейки подключена к затвору второго дополняющего . ЬЩП- транзистора, включенного последовательно с первым дополняющим МДП- транзистором, входная управляющая шина в каждой разрядной ячейке подключена к затворам первого МДП-транзистора и первого дополняющего МДП- транзистора, стоки первого и второго МДП-транзисторов соединены с истоком третьего МДП-транзистора, а истоки первого, второго и четвертого ОДП- транзисторов соединены с шиной источника питания, шина сброса в каждой разрядной ячейке соединена с истоками второго и третьего дополняющих МДП- транзисторов, инвертор, выполненный в виде КМДП-инвертора, включен между шиной источника питания и общей шиной.

Изобретение относится к автома тике и вычислительной технике и может быть использовано в интегральных устг ройствах формирования последовательностей сигналов. Целью изобретения является уменьшение потребляемой мощности при увеличении быстродействия устройства путем обеспечения асинхронного процесса установки и сброса разрядной ячейки при отсутствии сквозных цепей для протекания токов и использования более быстродействующих цепей на КМДП-транзисторах. Цель достигается путем введения в каждую разрядную ячейку 1, содержащую инвертор 2 и четыре МДП-транзистора 3-6, трех дополняющих МДП-транаисторов 7-9. Распределитель содержит также выходную 10 и входную 11 информационные шины, шину сброса 12, выходную 13 и входную 14 управляющие шины, ши- ® ну установки ил. (Л 4 ел 00 :о о: оо