Сумматор логарифмических кодов Советский патент 1992 года по МПК G06F7/49 

(Л

С

Изобретение относится к вычислительной технике и может быть использовано при построении универсальных и специализированных цифровых вычислительных машин. Цель изобретения - расширение функциональной возможности за счет выполнения операции вычитания. Цель достигается тем, что в устройство, содержащее два мультиплексора 9, 13, два блока 17, 18 памяти, блок 19 сложения, элемент И 31, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 23, блок 8 вычитания, элемент ИЛИ-НЕ 24, блок элементов И-ИЛИ 25, введены блок 16 памяти, элементы И 20, 21, 27, три элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 11, 12. элементы ИЛИ 14, 32, элементы НЕ 15, 22, элемент 29 запрета и группа элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 10 1 ил.

XI

со о о

ю

Изобретение относится к вычислительной технике и может быть использовано в цифровых вычислительных машинах при обработке радиолокационных сигналов, решении задач распознавания и т.д.

Целью изобретения является расширение функциональных возможностей за счет выполнения операции вычитания,

На чертеже приведена функциональная схема устройства.

Сумматор содержит вход 1 разряда знака, вход 2 разряда признака и информационный вход 3 разрядов первого операнда сумматора, вход 4 разряда знака, вход 5 разряда признака и информационный вход 6 разрядов второго операнда сумматора, вход 7 кода операции сумматора, блок 8 вычитания, мультиплексор 9, группу элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 10, элементы ИСКЛЮЧАЮЩЕЕ ИЛИ 11 и 12, мультиплексор 13, элемент ИЛИ 14, элемент НЕ 15, блоки памяти 16, 17 и 18, блок 19 сложения, элементы И 20 и 21, элемент НЕ 22, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 23, элемент ИЛИ-НЕ 24, блок 25 элементов И- ИЛИ, выход 26 результата устройства, элемент И 27, выход 28 признака переполнения сумматора, элемент 29 запрета, выход 30 знака результата сумматора, элемент И 31, элемент ИЛИ 32, выход 33 признака сумматора,

Сумматор логарифмических кодов предназначен для алгебраического сложения-вычитания двух чисел с произвольными знаками, представленными в логарифмических кодах. Логарифмический код некоторого числа ai. есть Х1 logalail. Так как О lail 1, то 0 logan, где п - разрядность числа ai. Логарифмический код Х1 имеет следующий формат:

signZ K1K2,

где в однобитовом поле sign записывается знак числа ai, в однобитовом поле Z записывается код 1, если ai 0, в поле К1, имеющем п разрядов, записывается целая часть Iog2lail, в поле К2, имеющем п разрядов, записывается дробная часть Iog2lail. Коды К1, К2 записываются в обратном коде. При п 12, К1 4, К2 12 и логарифмический код Х1 содержит 18 разрядов. Знак logalail всегда отрицателен, и поэтому не записывается,

Знак первого числа sign X1, его признак Z1 и значащие разряды Х1 поступают соответственно на входы 1, 2 и 3. Знак второго числа sing X2, его признак Z2 и значащие разряды Х2 поступают соответственно на входы 4, 5 и 6. На вход 7 поступает сигнал кода операции С. Если С 0, выполняется операция сложения, если С 1, вычитания.

В блоке 8 вычитания формируется разность Р Х1 - Х2, Знак этой разности sign P поступает на управляющий вход мультиплексора 9. На выход последнего проходит

Х1, если sign Р 0 и Х2, если sign Р 1, т.е. на выходе мультиплексора формируется тах(Х1, Х2). Разность Р поступает на группу элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 10, на вторые входы которых поступает sign P из

блока 8 вычитания. В результате на выходах элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 10 формируется разность Р по модулю (предполагается, что в блоке 8 вычитание реализуется в обратном коде). Элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 11 пропускает sign X2 без изменения, если С 0 (выполняется операция сложения), или инвертирует его, если С 1 (выполняется операция вычитания). В элементе ИСКЛЮЧАЮЩЕЕ ИЛИ 12

сравниваются знаки обоих операндов (после присвоения знака второму операнду). Если знаки равны, на выходе элемента 12 сигнал С5 , и следует выполнять операцию ХЗ Х1 +Х2, Если знаки не равны, на выходе

элемента 12 сигнал 1, и следует выполнять операцию ХЗ Х1 - Х2. В мультиплексоре 13 формируется знак результата, равный знаку большего по модулю числа. Модуль разности Р, сформированный в элементе 10, содержит К1 целых разрядов и К2 дробных. К1 целых разрядов модуля поступают на входы элемента ИЛИ 14, на выходе последнего формируется признак К1 0, Этот признак поступает на вход элемента НЕ 15 и на выходе последнего формируется признак К1 0. Операция сложения-вычитания выполняется следующим образом.

Пусть необходимо вычислить аз 32 ± ai. Даны: Х2 - логарифмический код

32, требуется найти ХЗ - логарифмический код аз. Имеем

/vi -1. т п ( 31 , 32 ) ч

аз max(ai, 32)(1 (),

max ( ai , 32 )

хз loga аз Iog2(max(ai, 32;+

50

+ Iog2(1 ± min(ai a2b-max(Xl.X2H max (ai , 32 )

+ Iog2(1 ±2

min(X1, X2)-max(X1, X2)

max(X1,X2)+log2(1 ± 21)

Величина тах(Х1, Х2) считается с выхода мультиплексора 9. Величина Iog2(1 ± 2P) вычисляется в блоке памяти. Выход элемента НЕ 15 подключен к входу выборки блока 16 памяти, Таким образом, блок 16 памяти подключается лишь в том случае, если К1 0. На адресные входы блока 16 памяти податюся разряды К2 разности Р, на старший адресный разряд подается истинный знак операции из элемента 12. В блоке памяти записаны коды Iog2(1 ± 2 ). Выход элемента ИЛИ 14 подключен к входам выборки блоков 17 и 18 памяти. В результате блоки 17 и 18 памяти подключаются, если К1 0, Разряды К1, К2 разности Р делятся на две части: старшую Р2 и младшую Р1. Р2 разрядов подключены к адресным входам блока 17 памяти. На старший адресный разряд подается знак операции из элемента 12. В блоке

Р2

17 памяти записаны коды Iog2(1 ±2 ), поступающие на входы блока 19 сложения. На вторые выходы блока 17 памяти выдается производная (logzO ± 2р), которая поступает на адресные входы блока 18 памяти. На остальные адресные входы подается PL В блоке 18 памяти формируется их произведение, т.е.

Р2

Iog2(1 ±2Р) loga(1 ±2 ) +- (loga x х(1 ±2Р) PL

В блоке 19 сложения формируется значение ХЗ. Если Х1 Х2, то в блоке 8 вычитания формируется машинный ноль(П...1, П...1)и на выходе элемента И.20 возникает сигнал 1, который,если знак операции, формируемый в элементе 12, равен 1, проходит через элемент И 21, как признак аз 0. На выходе элемента НЕ 22 формируется инверсия этого признака (аз 0). В элементе ИСКЛЮЧА- ЮЩЕЕ ИЛИ 23 формируется сигнал, равный 1, если только одно из чисел ai, 82 равно нулю (Z1 или Z2 равен нулю). В элементе ИЛИ-НЕ 24 формируется сигнал 1, если оба числа ai и 32 не равны нулю (Z1 Z2 0). Искомый код ХЗ формируется в блоке элементов И-ИЛИ 25. Если оба числа отличны от нуля (Z1 Z2 0) и сумма (или разность) чисел отлична от нуля, блок элементов И-ИЛИ 25 пропускает на выход 26 результат, сформированный в блоке 19 сложения. Если одно из чисел равно нулю, блок элементов И-ИЛИ 25 пропускает rfa выход 26 число, выбранное мультиплексором 9. При выполнении операций сложения-вычитания возможно переполнение разрядной сетки. Переполнение имеет место, если Х1 ± Х2 0. Признак переполнения считывается в блоке 19 сложения (в качестве признака переполнения можно взять инверсию старшего переноса) и через элемент И 27 поступает на выход 28. С помощью элемента 29 запрета формируется знак результата,

который поступает на выход 30, В элементе И 31 формируется сигнал 1, если оба операнда равны нулю. В элементе ИЛИ 32 формируется признак Z3. Признак Z3 1, если

при выполнении операции сложения (вычитания) оба операнда равны нулю, или если операнды и действительная операция есть операция вычитания. Признак Z3 поступает на выход 33,

Рассмотрим работу устройства.

Пусть необходимо найти алгебраическую сумму аз ai + 32, где ai.0 и , На входы 1, 2 и 3 поступает логарифмический код числа ai (на вход 3 поступает Х1

Iog2laii), на вход 1 -знакам а на вход2 его признак Z, Аналогично на входы 6, 4 и 5 поступает логарифмический код второго операнда. Так как выполняется операция сложения на входе 7, сигнал ноль и знак 32

проходит через элемент 11, не меняясь. В блоке 8 вычитания формируется разность Р Х1-Х2.

Пусть ai 32, тогда Х1 Х2 и Р 0. Знак разности равен 1 и через мультиплексор 9

пройдет значение Х2, через мультиплексор 13 пройдет знак 32. Пустьат 0,32 0,тогда в элементе ИСКЛЮЧАЮЩЕЕ ИЛИ 12 сформируется признак неравенства знаков. В группе элементов ИСКЛЮЧАЮЩЕЕ ИЛИ

10 сформируется значение разности Р по модулю. В рассматриваемом случае имеем

аз (l32l - lail) или

log 2 Ьlog 2 а2log о э1

2 2-2

log 2 32log 231 -log 2 32

2 ( 1 - 2),

откуда ХЗ Х2 -г loga(1 - 2Р). Пусть для разности Р К1 0. Тогда блок 16 памяти окажется невыбранным, блоки 17 и 18 памяти - выбранными. В блоке 19 сложения сформируется сумма

45

Р2

PvJ

S Х2 + Iog2(1 - 2 ) + (Iog2(1 - 21})1 Pi ХЗ

которая и пройдет на выход 26. Если при тех же условиях выполняется операция

вычитания, то аз lail + Ia2l. В элементе ИСКЛЮЧАЮЩЕЕ ИЛИ 11 знак 32 проин- вертируется. В элементе ИСКЛЮЧАЮЩЕЕ ИЛИ 12 сформируется признак равенства знаков. Устройство работает аналогичным

образом, но из блока памяти вызываются Р2

Iog2(1 2 ) и (iog(1 +2P)), поэтому

Р2 S Х2 + Iog2(1 +2-2 ) (Iog2(1 +

+ 2 PV Pi X3.

Пусть теперь одна из величин, например аа равна 0. Величины представляются без знака. Блок 8 вычитания имеет два знаковых разряда. На знаковые разряды по первым входам подается код 1Z1, на знаковые разряды по вторым входам подается код OZ2. Вычитание выполняется в обратном коде. В результате в вычислителе суммируются две величины: по первым входам 1Z1, Х1; по вторым входам OZ2, Х2. Так как в рассматриваемом случае аа 0 и ai 0, имеем Р 11, код Х1 +01, 11...1 01, некоторый код, т.е. знак разности равен 0. На выходы мультиплексора 9 пройдет код Х1. На выходе элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 23 возникнет код 1 и на выход 26 пройдет код РС1. Аналогично при ai 0 и 32 О имеем

Р 10,00...0 + 00, Х2 10 некоторый код, т.е. знак разности равен 1. На выходы мультиплексора 9 пройдет код Х2, и он же пройдет на выход 26. Пусть теперь lail ai, выполняется операция сложения, но знаки ai и 32 противоположны. Тогда Р 0 и на выходе элемента 20 возникнет сигнал 1. Знаки неравны, потому на выходе элемента 12 также 1. Это приведет к тому, что на выходе элемента И 21 сигнал 1, на выходе элемента НЕ 22 - нуль. В результате на выходе 33 сигнал 1 IZ3 11, на выходах 26, 28 и 30 - нули.

Формула изобретения Сумматор логарифмических кодов, содержащий блок вычитания, два мультиплексора, первый и второй блоки памяти, блок сложения, блок элементов И-ИЛИ, элемент ИЛИ-НЕ, первый элемент ИСКЛЮЧАЮЩЕЕ ИЛИ и первый элемент И, причем информационные входы разрядов первого операнда сумматора соединены соответственно с входами разрядов уменьшаемого блока вычитания и первыми информационными входами первого мультиплексора, вторые информационные входы которого соединены соответственно с входами разрядов вычитаемого блока вычитания и информационными входами разрядов второго операнда сумматора, вход разряда признака первого операнда которого соединен с первыми входами первых элементов И и ИСКЛЮЧАЮЩЕЕ ИЛИ и элемента ИЛИ- НЕ, второй вход которого соединен с вторыми входами первых элементов И и ИСКЛЮЧАЮЩЕЕ ИЛИ и входом разряда признака второго операнда сумматора, выход знака блока вычитания соединен с управляющими входами первого и второго мультиплексоров, выход первого мультиплексора соединен с входом первого слагаемого блока сложения и первым входом

первой группы блока элементов И-ИЛИ, второй вход первой группы которого соединен с выходом первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, первый и второй выходы

первого блока памяти соединены соответственно с входом второго слагаемого блока сложения и первым адресным входом второго блока памяти, выход которого соединен с входом третьего слагаемого блока

0 сложения, выход которого соединен с первым входом второй группы блока элементов И-ИЛИ, второй вход второй группы которого соединен с выходом элемента ИЛИ-НЕ, выход блока элементов И-ИЛИ соединен с вы5 ходом результата сумматора, отличающийся тем, что, с целью расширения функциональных возможностей за счет выполнения операции вычитания, в него введены второй и третий элементы ИСКЛ Ю0 ЧАЮЩЕЕ ИЛИ, второй, третий и четвертый элементы И, два элемента ИЛИ, два элемента НЕ, элемент запрета, группа элементов ИСКЛЮЧАЮЩЕЕ ИЛИ и третий блок памяти, причем выходы разрядов разности блока

5 вычитания соединены соответственно с первыми входами элементов ИСКЛЮЧАЮЩЕЕ ИЛИ группы и входами второго элемента И, выход которого соединен с первым входом третьего элемента И, выход которо0 го соединен с первым входом первого элемента ИЛИ и входом первого элемента НЕ, выход которого соединен с третьим входом второй группы блока элементов И-ИЛИ и первым входом четвертого элемента И,

5 второй вход которого соединен с выходом элемента ИЛИ-НЕ, а выход-с выходом признака переполнения сумматора, вход знака результата которого соединен с выходом элемента запрета, прямой вход которого со0 единен с выходом второго мультиплексора, первый информационный вход которого соединен с входом разряда знака первого операнда сумматора и первым входом второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, второй

5 вход которого соединен с вторым информационным входом второго мультиплексора и выходом третьего элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, первый и второй входы которого соединены соответственно с входом разря0 да знака второго операнда и входом кода операции сумматора, входы разряда признака первого и второго операндов которого соединены соответственно с входами старшего разряда уменьшаемого и вычита5 емого блока вычитания, выход знака которого соединен с вторыми входами элементов ИСКЛЮЧАЮЩЕЕ ИЛИ группы, выходы которых соединены с входами второго элемента ИЛИ, адресными входами первого и третьего блоков памяти и вторым адресным

входом второго блока памяти, вход выбора которого соединен с входом выборки первого блока памяти, выходом второго элемента ИЛИ и входом второго элемента НЕ, выход которого соединен с входом выборки третьего блока памяти, выход которого соединен с входом второго слагаемого блока сложения, выход первого элемента И соединен с

вторым входом первого элемента ИЛИ, выход которого соединен с выходом признака сумматора и инверсным входом элемента запрета, выход второго элемента .ИСКЛЮЧАЮЩЕЕ ИЛИ соединен с вторым входом третьего элемента И и адресными входами старшего разряда первого и третьего блоков памяти.