Цифровой функциональный преобразователь Советский патент 1991 года по МПК G06F7/544 

Изобретение относится к цифровой вычислительной технике и может быть использовано в составе многопроцессорных вычислительных систем как быстродействующий вычислитель обобщенной математической зависимости.

Целью изобретения является расширение функциональных возможностей за счет вычисления выражения общего вида

а yxi yi + Х2 У2 и улучшение регулярноZ

сти структуры преобразователя.

На фиг. 1 показана функциональная схема преобразователя для п 3; на фиг. 2 - функциональная схема арифметического блока.

Преобразователь (фиг. 1) содержит арифметические блоки 1, сумматоры-вычи- татели 2, группу сумматоров 3, мультиплексоры 4, группы элементов И 5, сумматоры 6,

входы аргументов 7-11, первые и вторые выходы 12i и 122.

Работа преобразователя основана на вычислении зависимости

Ё

а yxiyi + Х2 У2

О)

и происходит следующим образом. Запишем выражение (1) как

Х1У1 + Х2У2 - Z О2 0,(2)

представим величины yi, y2 и а в виде разрядных векторов

О СО О СО 00

У1

У2

(3)

а.)

we yi€ {0,1}. У2 6 {0.1}.,1}, «26(0,1}, значения 1-х двоичных разрядов величин yi, уз, а. из формируемых выражений

2

yi : У2

i i

а- § 2 |(а +а2) .

i 1 Для вычисления значений 1-х разряi i

дов а , а 2 искомого вектора а запишем п систем разрядных уравнений.

В общем случае значение 1-х разрядов i i

а , а 2 искомой величины а определяется следующим образом

-g- V - z/U-Ju-o, «;Лг-«:эг, И и,Ј€.о,

g-(i +

-(i+0 ,(;-. ,,-2;. г;

i-i -

,

2-(,;ЛЛ)-.)

2 ;Л2-2;52)Йн,Й.ь, 2-(ЛЛг,Й. zt xeio-e V fj-zlj

«г

1 ,2(0

ЈW1, об И 0,«ЬО;

lo,,

z.r(2-(z(2-(2;-02)6(;) z«

I C2

M, .

{0,z,0fiH-1

I I 1 ,алаг 1 .

i i

-1 , алаг 1

Арифметический (фиг. 1) содержит сумматоры 13(1)-13(3), сумматор-вычи- татель 14, сумматор 15.

Преобразователь работает следующим образом.

В исходном состоянии на вход 7 подается значение г, на вход 8 - значение xi, a на вход 9 - Х2. Далее на входы первого

12I

10, второго 10 и каждого Но 10 разрядов подают1 2п

ся соответственно значения yi. yiyi двоичных разрядов. Аналогично на входы пер1г

вого 11, второго 11 и каждого 1-го 11 разрядов подаются соответственно значения

1 2п

У2. У2У2.

После этого в схеме устройства протекает переходный процесс. По окончанию переходного процесса на выходах первого, второго, третьего сумматоров 6 образуются

значения 3z, 5z, 7z, которые поступают соответственно на первые, вторые и третьи информационные входы мультиплексоров 4, на четвертые информационные входы которых поступает значение z с входа 7. С выхода первого сумматора-вычитателя 2 в соответствии с (4) значение поступает на вход второго операнда первого арифметического блока 1. На выходе первого сумматора 3 по выражению (4) образуется

значение 2 2z 1 , которое поступает на вход четвертого операнда первого арифметического блока 1 и со сдвигом 2 , т. е. 2 г- , на первые входы вторых сумматора-вычитателя 2 и сумматора 3.

Кроме того, на входы третьего, пятого и шестого операндов первого арифметического блока 1 с входов 7, 9 и 8 поступают значения , , соответственно, а

с выхода первого элемента И 5 поступает значение ei на третий управляющий вход первого арифметического блока 1. Благодаря этому по выражению (4) на выходе первого арифметического блока образуется

значение , которое поступает на вход первого операнда второго арифметического блока 1, а на выходах знаковых разрядов сумматора-вычитателя 14 и сумматора 13 (фиг. 2) первого арифметического блока 1 и

соответственно первых разрядах 12i, и 122 выхода образуются значения первых разря1 1 дов a, ai искомой величины а.

i 1

Значения а. и ог поступают на входы второго элемента U 5, управляющие входы второго мультиплексора 4, а значение 1

а - на управляющий вход второго сумматора-вычитателя 2, который настраивается на сложение или вычитание. Второй мультиплексор настраивается на выдачу по выражению (4) соответствующей пары значений

из набора , , 2 5z, , которые поступают на вторые входы вторых сумматора-вычитателя 2 и сумматора 3. С выходов сумматора-вычитателя 2 и сумматора 3 по выражению (4) значения (2 подаются на входы второго и четвертого операндов второго арифметического блока 1. Кроме того, на входы третьего, пятого и шестого операндов второго арифметического блока 1 подаются величины 2 z, , ,

а на управляющие входы его с первого по

2 2

третий - соответственно yi, yz, Ј2. При этом во втором арифметическом блоке 2 образуется , которое поступает на вход третье- го операнда третьего арифметического блока 1, а на выходе вторых разрядов выхода 12 - соответственно значение вторых разрядов

2 2

а, О2 искомого вектора а. Аналогично с выходов третьих сумматора-вычитателя и сумматора 3 образуются значения 2 V3 , которые поступают на входы второго и четвертого операндов третьего арифмети- ческого блока 1.

На первый, второй и третий управляющие входы третьего арифметического блока 1

з з

поступают значения yi, ya, Јз, а на входы третьего, пятого и шестого операндов - соответственно 2 z, 2 XL 2 Х2. В третьем арифметическом блоке 1 образуется , которое поступает на последующий арифметической блок 1, а на третьих разрядах выхода 12 формируются величины третьих

3 3

разрядов а, О2 искомой величины. На выходах последних сумматора-вычитателя 2 и сумматора 3 формируется значение 2 °+1Ґ| и значение 2()z(I), которые поступают на соответствующие входы последнего арифметического блока 1. На входы третьего, пятого и шестого операндов последнего арифметического блока 1 посту- лают значения , , , а на управляющие входы соответственно yi, y2, Ј. В последнем арифметическом блоке 1

образуются последние 1-е разряды а, с& искомой величины а которые поступают на 1-е

i i разряды 12т, 122 выходной шины. Таким об

разом, за время переходного процесса в

схеме (т. е. за время, равное задержке сигнала между входными и выходными шинами) образуется величина в соответствии с (3).

Формулаиэобретения 1. Цифровой функциональный преобразователь, содержащий два сумматора, п суммэторов-вычитателей, где п - разрядность аргументов, п арифметических блоков, п мультиплексоров и группу элементов И, причем выход результата 1-го арифметического блока, I - 1, 2 п, соединен с

входом первого операнда (1+1)-го арифметического блока, выход 1-го сумматора-вычита5

Ю

15

0 5

0 5

0

5

0 5

теля подключен со сдвигом на (i-H) разряд в сторону младших к входу второго операнда 1-го арифметического блока, вход первого операнда первого сумматора соединен с входом первого аргумента преобразователя и со сдвигом на один разряд в сторону старших с входом второго операнда первого и второго сумматоров, первые информационные входы всех мультиплексоров подключены к выходу первого сумматора и входу первого операнда второго сумматора, выход которого соединен с вторыми информационными входами всех мультиплексоров, отличающийся тем, что, с целью расширения функциональных возможностей за счет вычисления выражения общего

вида а V xi yi -f X2W и улучшения регуz

лярности структуры преобразователя, в него введены третий сумматор и группа из п сумматоров, причем вход первого аргумента преобразователя подключен со сдвигом на I разрядов в сторону младших к входу третьего операнда i-ro арифметического блока, к входам первого операнда первого сумматора-вычитателя, первого сумматора группы и входам первого операнда первого арифметического блока, выход второго сумматора соединен с входом первого операнда третьего сумматора, подключенного выходом к третьим информационным входам всех мультиплексоров, четвертые информационные входы которых соединены с входом первого аргумента преобразователя и со сдвигом на один разряд в сторону старших с входом второго операнда третьего сумматора, выход 1-го сумматора группы подключен со сдвигом на (I + 1) разряд в сторону младших к входу четвертого операнда 1-го арифметического блока и со сдвигом на (I + 2) разряда в сторону младших к входам первого операнда (I + 1)-го сумматора-вычитателя и (I + 1)-го сумматора группы, вход второго аргумента преобразователя подключен со сдвигом на I разрядов в сторону младших к входу пятого операнда 1-го арифметического блока, вход третьего аргумента преобразователя соединен со сдвигом на (21 - 1) разряд в сторону младших к входам шестого операнда 1-го арифметического блока, первый и второй управляющие входы которого соединены с входами 1-х разрядов соответственно четвертого и пятого аргументов преобразователя, первый и второй выходы 1-го мультиплексора соединены со сдвигом на 21 разрядов в сторону младших с входами второго операнда соответственно 1-го сумматора- вычитателя и 1-го сумматора группы, первый. и второй управляющие входы (I + 1)-го мультиплексора соединены соответственно с первым и вторым выходами 1-го разряда результата 1-го арифметического блока, первым и вторым выходами 1-го разряда преобразователя и первым и вторым входами (I + 1)-го элемента И группы, подключенного выходом к третьему управляющему входу (I + 1)-го арифметического блока, управляющий вход (I + 1)-го сумматора-вычитателя соединен с первым выходом 1-го разряда преобразователя, управляющие входы первого мультиплексора, первого сумматора-вычитателя соединен с входом логического нуля преобразователя, первый и второй входы первого элемента И группы соединены с входом логической единицы преобразователя.

2. Преобразователь по п. 1, отличающийся тем, что каждый арифметический блок содержит три управляемых сумматора, сумматор-вычитатель и сумматор, причем выход первого управляемого сумматора соединен с входом первого операнда второго управляемого сумматора, подключенного

своим выходом к входу первого операнда сумматора-вычитателя. выход которого соединен с входом первого операнда третьего управляемого сумматора, вход первого операнда первого управляемого сумматора, вход второго операнда сумматора-вычитателя, первый и второй операнды сумматора и входы вторых операндов первого и второго управляемых сумматоров соединены соответственно с входами с первого по шестой операндов арифметического блока, вход второго операнда и вход управления инвертированием результата третьего управляемого сумматора соединены соответственно с выходом сумматора и выходом знака сумматора-вычитателя, входы управления инвертированием результата первого и второго управляемых сумматоров и управляющий вход сумматора-вычитателя соединены соответственно с первого по третий управляющими входами арифметического блока, первый и второй выходы которого соединены с выходами знака соответственно сумматора-вычитателя и третьего управляемого сумматора.

Изобретение относится к вычислительной технике, может использоваться автономно или в комплексе с цифровой вычислительной машиной для расширения функциональных возможностей. Целью изобретения является расширение функциональных возможностей за счет вычисления выражения общего вида а Vxi yi -f X2 y2/z и улучшение регулярности структуры для создания в виде БИС. Преобразователь содержит группу арифметических блоков, группу сумматоров-вы- читателей, группу сумматоров, группу элементов И, группу мультиплексоров и три сумматора. 1 з. п. ф-лы, 2 ил.

А