Устройство для предварительной фильтрации входных сигналов узкополосных цифровых фильтров Советский патент 1992 года по МПК H03H17/00 

,GO Ю

;4

Изобретение относится к цифровой измерительной технике и может быть использовано в цифровых системах обработки информации, цифровой фильтрации и спектрального анализа.

Цель изобретения - повышение избирательности.

На фиг, 1 приведена структурная схема устройства для предварительной фильтрации входных сигналов узкополосных цифровых фильтров; на фиг. 2 - функциональная схема возможного варианта реализации блока управления; на фиг. 3 - временные диаграммы процесса формирования кодом отсчетов опорного сигнала; на фиг. 4 и 5 - временные диаграммы работы предлагаемого устройства и блок управл чия.

Устройство для предвп,,лгельной фильтрации входных сигналов узкополосных цифровых фильтров содержит аналого-цифровой преобразователь (АЦП) 1, блок 2 умножения, первый преобразователь 3 кода, сумматор 4, первый 5 и второй 6 регистры, мультиплексор 7, второй преобразователь 8 кода, буферный регистр 9, реверсивный счетчик 10, управляемый инвертор 11. блок 12 памяти, дешифратор 13, генератор 14 опорной частоты и блок 15 управления (фиг. 1).

Цифровой вход АЦП 1 подключен к первому входу блока 2 умножения, выход которого через первый преобразователь 3 кодов подключен к первому входу сумматора 4 выход сумматора 4 через первый регистр 5 подключен к первому входу мультиплексора 7, а через второй регистр 6 - к второму входу мультиплексора 7, причем выход мультиплексора 7 непосредственно соединен с вторым входом сумматора 4 и через второй преобразователь кода 8 с входом буферного регистра 9, выход реверсивного счетчика 10 через последовательно соединенные управляемый инвертор 11 и блок 12 памяти связан с вторым входом блока 2 умножения, а входы прямого и обратного счета реверсивного счетчика 10 подключены соответственно к второму и третьему выходам блока 15 управления, при этом первый вход блока 15 управления соединен с выходом генератора 14 опорной частоты, второй вход - с выходом Конец преобразования аналого-цифрового преобразователя 1, третий вход - с Р-выходом реверсивного счетчика 10, четвертый вход с Р выходом реверсивного счетчика 10, пятый вход через дешифратор 13 соединен с выходом управляемого инвертора 11, а остальные выходы блока 15 управления соответственно подключены: первый - к входу Пуск - к входу Пуск аналого-цифрового преобразователя 1, четвертый - к объединенным управляющим

входам мультиплексора 7 и управляемого инвертора 11,пятый - к синхровходу первого регистра 5, шестой - к входу Сброс первого регистра 5, седьмой - к синхровходу буферного регистра 9, восьмой - к входу Сброс второго регистра 6, девятый - к синхровходу второго регистра 6, десятый выход блока 15 управления является синх- ровыходом устройства, а вход аналого-циф0 рового преобразователя 1 и выход буферного регистра 9 служат соответственно сигнальными входом и выходом устройства.

Блок 15 управления содержит Т-триггер

5 16, RS-триггеры 19, 29 и 36, инверторы 17, 27 и 28, логические элементы И 18, 20, 23. 25, 34, 37 и 38. логические элементы И-НЕ 31 и 32, логические элементы ИЛИ 24, 33 и 35 и элемент 26 задержки (фиг. 2).

0Первый вход 39 блока управления подключен к счетному входу Т-триггера 16 и объединенным первым входам элементов И 20 и 21 и инвертора 17. Первый выход Т- триггера 16 соединен с первым выходом 40

5 блока 15 управления и вторым входом элемента И 18, выход которого подключен к S-входу RS-триггера 19. При этом R-вход этого триггера связан с общей точкой, объединяющей второй вход 41 блока 15управле0 ния и вход инвертора 30. Прямой выход RS-триггера 19 подключен к объединенным вторым входам элементов И 20, 37 и четвертому выходу 53 блока 15 управления, а инверсный выход этого триггера соединен с

5 объединенными вторыми входами элементов И 21 и 38. Первые входы элементов И 37 и 38 объединены между собой и подключены к прямому выходу RS-триггера 36. При этом выходы этих элементов соответственно свя0 заны с шестым 46 и восьмым 47 выходами блока 15 управления. Третий вход 43 блока 15 управления через инвертор 27 подключен к S-входу RS-триггера 29 и первому входу элемента ИЛИ 33, а четвертый вход 42

5 блока 15 управления связан с R-входом RS- триггера 29 и вторым входом элемента ИЛИ 33 через инвертор 28. Прямой и инверсный выходы RS-триггера 29 соответственно подключены к первым входам элементов И-НЕ

0 31 и 32, вторые входы которых объединены и соединены с выходом инвертора 30. Выход элемента И-НЕ 31 подключен к третьему выходу 44 блока 15 управления и первому входу элемента И 22, а выход элемента И5 НЕ 32 соединен с вторым выходом 45 блока 15 управления и первым входом элемента И 23. При этом выходы элементов И 22 и 23 через элемент ИЛИ 24 связаны с первым входом элемента И 25, второй вход которого соединен с пятым входом 50 блока 15 управления. Выход элемента И 25 через элемент 26 задержки подключен к седьмому выходу 49 блока 15 управления и S-входу RS-триг- гера 36, R-вход которого соединен с выходом элемента ИЛИ 35. При этом первый вход элемента ИЛИ 35 подключен к общей точке, объединяющей между собой выход элемента И 20, второй вход элемента И 22 и девятый выхдд 51 блока 15 управления, а второй вход элемента ИЛИ 35 связан с об- щей точкой, объединяющей выход элемента И 21, второй вход элемента И 23, пятый выход 52 блока 15 управления и второй вход элемента И 34. Кроме того, выход элемента И 34 подключен к десятому выходу 48 блока 15 управления, а первый вход этого элемента соединен с выходом элемента ИЛИ 33.

Устройство работает следующим образом.

Каждый очередной код xi мгновенного значения исследуемого сигнала x(ti) с информационного выхода АЦП 1 поступает на первый вход блока 2 умножения, на второй вход которого подается код уц кусочно-гармонической весовой функции yi(ti) с выхода блока 12 памяти. На выходе блока 2 умножения формируется код произведения xi yii, который, проходя через первый преобразователь 3 кода, преобразуется в дополнительный. С выхода первого преоб- разователя 3 кода этот код подается на первый вход сумматора 4, на второй вход которого по команде блока 15 управления через мультиплексор 7 выдается код содержимого первого регистра 5. На выходе сумматора 4 формируется сумма кода содержимого первого регистра 5 и дополнительного кода произведения xi уц, которая по команде блока 15 управления записывается в первый регистр 5. Далее по команде блока 15 управления происходит выдача с выхода блока 12 памяти на второй вход блока 2 умножения кода y2i кусочно-гармонической весовой функции y2(ti). При этом на выходе блока 2 умножения формируется прямой код произведения xi y2i. По команде блока 15 управления результат этого произведения суммируется (в дополнительном коде) с соедржимым второго регистра 6, а полученная сумма записывается в этот же регистр.

На этом цикл обработки входного кода xi заканчивается и начинается обработка следующего кода хн-1 и так далее.

Рассмотрим подробнее процесс форми- рования кодов уц и yai кусочно-гармонических весовых функций yi(ti) и y2(ti), которые идентичны друг другу, но сдвинуты по времени на величину At Tg :

yi(ti) - y2(t|- тд);

0)

с s i п te

О t| Гп

У1 («)

С Sin (2 Wo Тд - 0)0 t|) Тд t| 2 Тд ,

О

. t| 0 и t| 2 Гд

(2)

Из соотношения (2) видно, что период каждой из этих функций равен Т 2 тд, а так значения кодов весовой функции симметричны относительно момента времени ti тд, то число запоминаемых ее кодов, а следовательно, объем блока 12 памяти и емкость реверсивного счетчика 10, определяют из соотношения Z K/2+1, где К- число отсчетов весовой функции за период.

При таком способе организации памяти кодов дискретных значений весовых функций yi(ti) и y2(ti) их сдвиг относительно друг друга на время тд, осуществляется инвертированием выходного кода реверсивного счетчика 10, который циклически изменяет свое состояние от минимального до максимального и наоборот.

На фиг. 3 изображены временные диаграммы, на которых в виде отсчетов решетчатых функций представлены значения прямого кода N(ti) на выходе реверсивного счетчика 10 (фиг. За), значения соответствующих им кодов функции yi(ti) (фиг. 36), значения инверсного кода (т|) (фиг. Зв) и соответствующие им значения кодов функции y2(ti) для случая (Z K/2+1 15).

Процесс формирования этих кодов заключается в следующем. Предположим, что реверсивный счетчик 10 находится в исходном, нулевом состоянии. Тогда на его выходах Р и Р будут соответственно действовать потенциалы уровня логической единицы и уровня логического нуля, а блок 15 управления установится в такое состояние, что импульсы Конец преобразования с выхода АЦП 1 будут проходить через него на вход прямого счета реверсивного счетчика 10. который под действием этих импульсов изменяет свое состояние от минимального (все нули) до максимального (все единицы). Как только реверсивный счетчик 10 достигнет состояния Все единицы потенциалы на его выходах Р и Р соответственно примут значения логического нуля и логической единицы, вследствие чего последующие импульсы Конец преобразования будут поступать уже с третьего выхода 44 блока 15 управления на вход обратного счета реверсивного счетчика 10. Этот процесс циклически повторяется.

Выходной код реверсивного счетчика 10 через управляемый инвертор 11 поступает на адресный вход блока 12 памяти, на выходе которого формируется соответствующий ему код весовой функции. При этом, если с четвертого выхода 53 блока 15 управления на управляющий вход управляемого инвертора 11 поступает потенциал, равный уровню логической единицы, то в управляемом инверторе 11 производится инвертирование поступающего на его вход кода, а если этот потенциал равен уровню логического нуля, то инвертирование не производится.

Работа предлагаемого устройства при поступлении очередных кодов xi+m происходит аналогично до тех пор, пока в первом

к регистре 5 не накопится сумма Ј xi уц .

i 1

В этот момент блок 15 управления формирует команду, по которой выходной код первого регистра 5 через мультиплексор 7 поступает на вход второго преобразователя 8 кода, где он преобразуется в прямой код

1 к

ai 17 X xi УНк i 1

(3)

который записывается в буферный регистр 9. После этого на десятом выходе 48 блока 15 управления формируется синхроимпульс, по которому разрешается считывание содержимого буферного регистра 9 в запоминающее устройство узкополосного цифрового фильтра, а на шестом выходе 46 блока 15 управления формируется импульс Сброс, под действием которого происходит обнуление первого регистра 5, т.е. производится опрос и сброс первого канала двухканального цифрового интегратора. Аналогичным образом, при накоплении

к во втором регистре б суммы ) xi-yai

Ј

i 1

xi yi(i+x/2) блок 15 управления форми- I 1

рует управляющие команды, по которым в буферный регистр 9 записывается прямой код

2

К

- v

i/ Z S 1

Х|

1 к

У2 7 2 к, 1

XI У1(1+К/2) (4)

После этого на десятом выходе 48 блока 15 управления вновь формируется синхроимпульс для узкополосного цифрового фильтра, а на восьмом выходе 47 - импульс Сброс, по которому производится обнуление второго регистра 6. Таким образом, про0

5

исходит опрос и сброс второго канала двухканального цифрового интегратора.

При этом период следования синхроимпульсов, формируемых на десятом выходе 48 блока 15 управления, равен Тд интервалу дискретизации входного сигнала узкополосного цифрового фильтра, а время интегрирования в каждом канале предлагаемого устройства составляет ти 2 rnp , где тпр- время преобразования АЦП 1, а К - число отсчетов в одном периоде весовой функции.

Таким образом, на выходе буферного регистра 9 формируется последовательность кодов. к

X + m У11 для нечетных

i N - У

у Јj N | 1

аг

(5)

0

5

0

5

0

5

0

5

1

-гт 2 xl + п У2 - для четных i

.. 1 где

(i-1)/2, a (i-2)/2.

На фиг. 4 и 5 представлены временные диаграммы, иллюстрирующие работу блока 15 управления и всего устройства в целом. При этом указанные диаграммы изображены для случая , , .

Последовательность тактовых импульсов, формируемая на выходе генератора 14 опорной частоты (фиг. 4а, 5а), поступает через первый вход 39 блока 15 управления на вход Т-триггера 16, вход инвертора 17, первый вход элемента И 20 и первый вход элемента Л 21. При этом на прямом выходе Т-триггера 16 формируется последовательность импульсов Пуск, которая через первый выход 40 блока 15 управления (фиг. 46, 56) поступает на вход запуска АЦП 1.

На второй вход 41 блока 15 управления с выхода Конец преобразования АЦП 1 подаются импульсы Конец преобразования, которые поступают на R-вход RS-триг- гера 19 и через инвертор 30 на вторые входы элементов И 31 и 32 (фиг. 4в, 5в).

По фронту этих импульсов на выходе АЦП 1 формируются коды отсчетов мгновенных значений входного сигнала х(т), которые остаются неизменными до момента появления следующего импульса Конец преобразования (фиг. 4г) и поступают на первый вход блока 2 умножения.

На фиг. 5и изображен сигнал на выходе Р реверсивного счетчика 10, который через третий вход 43 блока 15 управления поступает на вход инвертора 27. Под действием этого сигнала RS-триггер 29 устанавливается в состояние Единица, открывая тем самым элемент И-НЕ 31 для прохождения

импульсов Конец преобразования на третий выход 44 блока 15 управления и далее на вход обратного счета реверсивного счетчика 10 (фиг. 5м). На четвертый вход 42 блока 15 управления подается сигнал с Р выхода реверсивного счетчика 10 (фиг. 5к), который, пройдя инвертор 28, поступает на R-вход RS-триггера 29. Под действием этого сигнала RS-триггер 29 устанавливается в состояние Ноль, закрывая тем самым эле- мент И-НЕ 31 и открывая элемент И-НЕ 32, вследствие чего импульсы Конец преобразования будут поступать уже на вход прямого счета реверсивного счетчика 10 с второго выхода 45 блока 15 управления (фиг. 5л). Таким образом происходит изменение направления счета реверсивного счетчика 10, на выходе которого формируется последовательность кодов NJ от минимального (1)до максимального ) и наоборот (фиг. 4д, 5е). Эти коды поступают на вход управляемого инвертора 11, с выхода которого они подаются на входы блока 12 памяти и дешифратора 13 (фиг. 4ж. 5д). При этом если на управляющем входе управляемого ин- вертора 11 действует уровень логической единицы, то происходит инвертирование входного кода, а если действует уровень логического нуля, то инвертирование не производится (фиг. 4е, 5г).

Таким образом имеем следующее

N1-000 0N1-111 7

N2-001 1N2-110 6

N3-010 2№-Ю1 5

N4-011 3N4-100 4

N5-100 4№-011 3

N6-101 51 Гб-010 2

N7-110 6N7-001 1

N8-111 7N8-000 0

Сигнал управления для управляемого инвертора 11 формируется на прямом выходе RS-триггера 19 и через четвертый выход 53 блока 15 управления поступает на управляющий вход управляемого инвертора 11. Формирование этого сигнала происходит следующим образом. В момент совпадения высоких логических уровней сигнала Пуск и инверсной последовательности тактовых импульсов на выходе элемента И 18 формируется уровень логической единицы, по фронту которого RS-триггер 19 устанавливается в состояние Единица. Это состояние сохраняется до тех пор, пока на R-вход RS- триггера не поступит импульс Конец преобразования (фиг. 4в, 5в), по фронту которого триггер возвращается в состояние Ноль.

В соответствии с адресными кодами, поступающими на вход блока 12 памяти, на

его выходе формируются коды отсчетов опорного кусочно-гармонического сигнала у|(фиг. 4з), которые подаются на второй вход блока 2 умножения.

Коды произведений с выхода блока 2 умножения поступают на вход первого преобразователя 3 кода, где они преобразуются в дополнительные коды, которые подаются на вход сумматора 4. На второй вход сумматора 4 через мультиплексор 7 выдается код содержимого первого регистра 5 или второго регистра 6 в зависимости от уровня сигнала, действующего на управляющем входе мультиплексора 7. При этом высокому уровню этого сигнала соответствует код, хранящийся во втором регистре 6, а низкому уровню - код, хранящийся в первом регистре 5. В качестве сигнала управления для мультиплексора 7 используется тот же сигнал, что и для управляемого инвертора 11 (фиг. 4е и 5г).

После установления на выходе сумматора 4 кода суммы, под действием синхроимпульсов, формируемых на пятом и девятом выходах 52 и 51 блока 15 управления (фиг. 4и, к, 5 ж, з), проводится запись этого кода соответственно в первый регистр 5 или во второй регистр 6 (фиг. 4л, м).

Синхроимпульсы для первого регистра 5 формируются на выходе элемента И 21 (фиг. 4и, 5ж) в моменты совпадения высоких логических уровней последовательности тактовых импульсов (фиг. 4а, 5а) и сигнала инверсного сигналу, используемому в качестве управляющего для управляемого инвертора 1 1 и мультиплексора 7 А синхроимпульсы для второго регистра 6 (фиг. 4к, 5з) формируются на выходе элемента И 20 при совпадении высоких логических уровней последовательности тактовых импульсов (фиг. 4а и 5а) и непосредственно сигнала управления управляемого инвертора 11 (фиг. 4е, 5г). При этом выход элемента И 21 через пятый выход 52 блока 15 управления подключен к синхровходу первого регистра 5, а выход элемента И 20 через девятый выход 51 блока управления подключен к сичхровходу второго регистра 6.

По окончании каждого цикла интегрирования, т.е. после записи в первый регистр 5 или во второй регистр 6 кода суммы кк

2 1 + т У11 или XI + п У21 произвоГ 1 1

К

дится запись кодов - У xi+myn или

к i 1

1 к

-г: xi + п у21 в буферный регистр 9 I 1

исходит это следующим образом.

Синхроимпульсы, формируемые на пятом 52 и девятом 51 выходах блока 16 управ- ления, кроме указанных выходов, поступают также на вторые входы соответствующих элементов И 23 и 22, первые входы которых соединены с вторым выходом 45 и третьим выходом 44 блока управления соответственно. При этом выходы элементов И 23 и 22 через элемент ИЛИ 24 связаны с первым входом элемента И 25, а второй вход элемента И 25 через пятый вход 50 блока 15 управления подключен к выходу дешифратора 13, В зависимости от уровней напряжения, действующих на втором 45 (фиг. 5л) и третьем 44 (фиг. 5м) выходах блока 15 управления, на первый вход элемента И 25 проходят синхроимпульсы либо с выхода элемента И 22, либо с выхода элемента И 23. Причем, если в это время на выходе дешифратора 13 действует высокий уровень напряжения, то указанные синхроимпульсы проходят на выход элемента И 25 откуда они, в свою очередь, поступают на вход элемента 26 задержки и через некоторое фиксированное время т3 появляются на его выходе (фиг. 4п, 5п). Далее через седьмой выход 49 блока 15 управления эти импульсы поступают на синхровход буферного регистра 9 и под их действием осуществляется

к

или

1

запись кода- xi + m yii

N 1

1 к

т/ X xi + n у21 (фиг. 4р) в буферный реК| -1

гистр 9. При этом деление на число К производится путем сдвига разрядов кода на соответствующее число в сторону младших разрядов.

Дешифратор 13 в рассматриваемом примере настроен на код . He трудно заметить, что за один полный цикл пересчета реверсивного счетчика 10 на выходе дешифратора 13 будет сформирован высокий логический уровень напряжения четыре раза. Однако описанная выше логика работы блока 15 управления обеспечивает формирование синхроимпульса для записи кода в буферныйрегистр 9 только в двух случаях когда , при окончании второго счета, и когда , при окончании обратного счета.

Этот импульс, кроме того, поступает также на S-вход RS-триггера 36, устанавливая его в состояние Единица, что, в свою очередь, приводит к открыванию элементов И 37 и 38. При этом, если RS-триггер находится в состоянии Единица, то высокий логический уровень напряжения формируется на выходе элемента И 37. В противном случае высокий логический уровень напряжения формируется на выходе элемента И

38. R-вход RS-триггера 36 через элемент ИЛИ 35 связан с пятым 52 и девятым 51 выходами блока 15 управления. Поэтому первый же импульс, появившийся на любом

5 из этих выходов, возвращает RS-триггер 36 в состояние Ноль и элементы И 37 и 38 закрываются. Таким образом, на выходах этих элементов формируются короткие импульсы, которые через выходы 46 и 47 блока

10 15 управления поступают на входы Сброс регистров 5 и 6 соответственно (фиг. 4н, о и 5н, о). Под действием этих импульсов указанные регистры устанавливаются в состояние Ноль (фиг, 4л, м), т.е. производится

15 операция Сброс соответствующего канала цифрового интегратора.

Для синхронизации работы узкополосного цифрового фильтра, совместно с которым предназначено использовать

20 предлагаемое устройство, на десятом выходе 48 блока 15 управления формируются соответствующие синхроимпульсы.

Так как информация на выходе устройства формируется в цифровом виде, то обыч25 но используемый в узкополосном цифровом фильтре блок АЦП становится ненужным, а указанные выше синхроимпульсы должны использоваться вместо импульсов Конец преобразования этого блока.

30Рассмотрим подробнее процесс формирования этих синхроимпульсов который можно представить в виде следующего логического алгоритма:

35$48 552 X (S43+S42),

(6)

где S48 - сигнал, формируемый на десятом выходе 48 блока 15 управления (фиг. 4п и 5п);

Ss2 сигнал, формируемый на пятом

выходе 52 блока 15 управления (фиг. 4и, 5ж); S43 - сигнал, поступающий с Р-выхода реверсивного счетчика 10 на третий вход 43 блока 15 управления (фиг. 5д); $42 - сигнал, поступающий с Р-выхода реверсивного счетчика 10 на четвертый вход 42 блока 15 управления (фиг 5к).

При этом логическую операцию инвертирования осуществляют соответственно инверторы 27 и 28, операцию логического суммирования - элемент ИЛИ 33 и операцию логического умножения - элемент И 34. Таким образом, на выходе элемента И 34 формируются импульсы, которые посту- пают на десятый выход 48 блока 15 управления и служат в качестве синхроимпульсов для узкополосного цифрового фильтра. Формула изобретения Устройство для предварительной фильтрации входных сигналов узкополосных

цифровых фильтров, содержащее генератор опорной частоты, блок управления, реверсивный счетчик и блок умножения, о.т л и - чающееся тем, что, с целью повышения избирательности, введены аналого-цифро- вой преобразователь, информационный выход которого подключен к первому входу блока умножения, последовательно соединенные первый преобразователь кода, вход которого соединен с выходом блока умно- жения, сумматор, первый регистр, мультиплексор, выход которого соединен с вторым входом сумматора, второй преобразователь кода и буферный регистр, последова- тельно соединенные управляемый инвертор, информационный вход которого подключен к информационному выходу реверсивного счетчика, и блок памяти, выход которого соединен с вторым входом блока умножения, дешифратор, вход которого подключен к выходу управляемого инвертора, и второй регистр, информационный вход которого соединен с выходом сумматора, а выход подключен к второму информационному входу мультиплексора, при этом такто- вый вход сигнала Конец преобразования, первый, второй и третий синхронизирующие входы блока управления соединены со- ответственно с выходом генератора

опорной частоты, с выходом Конец преобразования аналого-цифрового преобразователя, с прямым выходом реверсивного счетчика, с инверсным выходом реверсивного счетчика и с выходом дешифратора, выходы сигнала Пуск, сигнала прямого счета, сигнала обратного счета, сигнала коммутации, первого сигнала записи, первого сигнала обнуления, второго сигнала записи, второго сигнала обнуления и третьего сигнала записи блока управления соединены соответственно с входом Пуск аналого-цифрового преобразователя, с входом прямого счета реверсивного счетчика, с входом обратного счета реверсивного счетчика, с объединенными управляющими входами мультиплексора и управляемого инвертора, с синхровходом первого регистра, с входом сброса первого регистра, с синхровходом буферного регистра, с входом сброса второго регистра и с синхровходом второго регистра, десятый выход блока управления является синхровыходом устройства для предварительной фильтрации входных сигналов узкополосных цифровых фильтров, информационные вход и выход которого являются соответственно информационным входом аналого-цифрового преобразователя и выходом буферного регистра.

1 JIIJLULLUt

Изобретение относится к цифровой измерительной технике и может быть использовано в цифровых системах обработки информации, цифровой фильтрации и спектрального анализа. Цель изобретения - повышение избирательности. Устройство для предварительной фильтрации входных сигналов узкополосных цифровых фильтров содержит аналого-цифровой преобразователь 1, блок 2 умножения преобразователи кода 3 и 8, сумматор 4, мультиплексор 7, регистры 5 и 6, блок 12 памяти, управляемый инвергор 11, дешифратор 13, буферный регистр 9, генератор 14 опорной частоты блок 15 управления 5 ил

ШШ-Ut

(Пи,,

i

Ih

Фиг. 3

U1Q

r -LJ- T;: ft

I z )ПГГгг

j I

и u-n-о n n L

„ , „Ј

со

Зоэсо гП П DDT

TL СГ

n

U D U U U U U LT U U U U

4(

О HU HZ Г

5ЛГ 1АПГ П ППАГ

дс Х У v.r у х g-уж У ) У )С Jv I г Г ПDD GU D 3 П D П D D П ,

1-I-О-dTTZD-С-СИ-CD СИ СИ II II LZ|j

полоти и LJ LJ и iririjTrrrcnLj и и и и и и и и и и и и

fj Mtb

DC

IT

TO

T 4

TIT

U

и

1o

TL СГ

n

/v

9/v e

L-

L

п

ПП

L H

г:

-I