Система для передачи и приема цифровой информации с согласованием скорости Советский патент 1992 года по МПК H04J3/02 

1

сл сл ы

00

сл

Изобретение стносится к электросвязи и может быть использовано в системах передачи асинхронной цифровой информации с согласованием скорости и передачей сигналов о промежуточных значениях фазы этой информации.

Цель изобретения - повышение пропускной способности путем сокращения избы- точности передаваемого цифрового сигнала.

На фиг.1 приведена стр ктурная электрическая схема передающей стороны предлагаемого устройства; на фиг.2 - то же, приемной стороны; на фиг.З - вариант реализации измерителя фазы импульсов запи- си; на фиг,4 - вариант реализации блока кодирования; на фиг.5 - временные диаграммы, поясняющие особенности управления процессом согласования скорости на передающей стороне; на фиг.6 - вариант построения блока декодирования и формирователя импульсов считывания; на фиг.7 - временные диаграммы, поясняющие особенности управления процессом согдасова- ния скорости на приемной стороне.

Система для передачи и приема цифровой информации содержит на передающей стороне выделитель 1 тактовой частоты, измеритель 2 фазы импульсов записи, блок 3 кодирования, преобразователь А кода, ре- гистр 5 сдвига, селектор б, гзрвый и второй D-триггеры 7 и 8.

На приемной стороне система содержит блок 9 декодирования, формирователь 10 импульсов считывания, узел 11 фазовой автоподстройки, первый селектор 12, первый D-триггер 13, второй селектор 14, второй D-триггер 15 и второй преобразователь 16 кода. В состаи измерителя 2 фазы импульсов записи входят регистр 17 памяти и D-триггер 18. В состав блока 3 кодирования входят мультиплексор 19, первый делитель 20 частоты наго, второй делитель 21 частоты и D-триггер 22. В состав блока 9 декодирования входят первый регистр 23 сдвига, ма- жоритарный элемент 24, второй регистр 25 сдвига и D-триггер 26. В состав формирователя 10 импульсов считывания входит делитель 27 частоты.

Система работает следующим образом.

Выделитель 1 тактовой частоты на передающей стороне формирует п последовательностей импульсоа, соответствующих по фазе тактовой частоте ft входного информационного асинхронного сигнала и имеющих значения частот, равные fT,2fr...2n fT. Параметр п определяется количеством возможных промежуточных значений фазы, равным 2П.

Эти последовательности импульсов поступают по многопроводной цепи на много- проводный вход измерителя 2 фазы импульсов записи, на второй вход которого подаются тактовые импульсы, следующие с частотой цикла передачи.

В один и тот же фиксированный момент каждого цикла передачи (например, в его начале), определяемый фазой тактовых импульсов, поступающих на второй вход измерителя 2 (на синхронизирующий вход регистра 17 памяти), производится запись в регистр 17 памяти кодовой комбинации, соответствующей состоянию в этот момент разрядов делителя частоты выделителя 1 тактовой частоты. При изменении фазы тактовой частоты входного сигнала на величину не менее одного промежуточного значения состояние разрядов делителя частоты выделителя 1 в следующий фиксированный момент оказывается другим, в результате чего измеряется кодовая комбинация, записанная в регистр 17 памяти измерителя 2 фазы импульсов записи. Таким образом, кодовые комбинации на многопроводном выходе измерителя 2 соответствуют фазе тактовой ча-. стоты входного сигнала с точностью до величины одного промежуточного значения фазы. Эти кодовые комбинации кодируются в блоке 3 кодирования кодом, позволяющим на приемной стороне исправлять возникающие при передачи по линии связи ошибки.

Помимо кодовых комбинаций измеритель 2 фазы импульсоЕ. записи формирует на своем дополнительном выходе сигнал, управляющий процессом согласования скорости. Этот сигнал представляет собой задержанное на один цикл передачи значение старшего из п разрядов кодовой комбинации, формируемой на многопроводном выходе измерителя 2, и получен с помощью D-триггера 18. Благодаря указанной задержке операции согласования скорости выполняютсяпослепередачисоответствующей кодовой комбинации на приемную сторону, в результате чего на приемной стороне получение информации о необходимости выполнения операций согласования скорости предшествует моменту, в котором эти операции должны быть произведены, что упрощает оборудование приема.

С помощью последовательности импульсов, сформированной на дополнительном выходе выделителя 1 тактовой частоты и соответствующей тактовой частоте входного сигнала, осуществляется запись информации в регистр 5 сдвига. Эта

информация формируется на выходе преобразователя 4 кода, который обеспечивает переход от линейного кода к двоичному.

Регистр 5 сдвига обеспечивает получение на своих выходах информационных по- следовательностей, сдвинутых одна относительно другой на половину периода тактовой частоты входного сигнала.

Селектор б пропускает на свой выход информационный сигнал с одного или другого выхода регистра 5 сдвига в зависимости от значения управляющего сигнала, поступающего на селектор б с дополнительного вы ода измерителя 2 фазы импульсов записи.

С помощью D-триггера 7 производится считывание информации равномерной импульсной несущей, поступающей на его вход синхронизации. D-триггер 8 обеспечивает передачу по дополнительному каналу информационных символов, формируемых при отрицательном согласовании скорости.

Управление процессом согласования скорости с помощью управляющего сигнала, поступающего с дополнительного выхода измерителя 2, поясняют временные диаграммы (фиг.5). На этих диаграммах, в частности, изображены последовательности информационных бит на первом (фиг,5а) и вторбм (фиг.5б) выходах регистра 5 сдвига. а также возможные фазовые положения фронтов считывания в импульсной несущей, поступающей на вход синхронизации D- триггера 7, которые представлены в виде кодовых комбинаций, формируемых на многопроводном выходе измерителя 2 и соответствующих промежуточным значениям фазы тактовой частоты входного сигнала относительно фазы тактовых импульсов на первом входе измерителя 2 для случая п-5 (фиг.5в). Порядок возрастания веса разрядов соответствует направлению сверху вниз. Селектор 6 и D-триггер 8 работают под управлением старшего (5-го) разряда, снимаемого с дополнительного выхода измерителя 2, В зависимости от значения этого разряда (0 или 1) селектор 6 пропускает на свой выход информацию соответственно с первого или второго выхода регистра 5 сдвига.

Допустим, что тактовая частота входного сигнала равна частоте считывания импульсной несущей. В этом случае не происходит изменения фазовых соотношений между моментами записи информации в ячейки регистра 5 сдвига и моментами их считывания в D-триггер 7. Соответственно, на вход блока 3 кодирования поступает одна и та же кодовая комбинация, а селектор 6 пропускает на свой выход сигнал с одного

и того же выхода регистра 5 сдвига в зависимости от значения 5-го разряда. Например, если указанные соотношения соответствуют моментам считывания 5 (фиг.бг), то в D-триггер 7 производится считывание с второго выхода регистра б сдвига (фиг.56), а на выход блока 3 кодирования постоянно поступает кодовая комбинация вида 10101.

0 В случаях, когда тактовая частота входного асинхронного сигнала ниже частоты считывающей импульсной несущей, т.е. когда скорость записи информации в регистр 5 сдвига отстает от скорости ее считывания,

5 моменты считывания (фиг.Бг) смещаются влево относительно фиг.5 а,б,в. В соответст вии с изменением фазовых положений мо ментов считывания относительно моментов записи информации в регистр 5 сдвига из0 меняются кодовые комбинации, формируемые на многопроводном выходе измерителя 2.

Таким образом, вид каждой из указанных кодовых комбинаций, передаваемой за

5 цикл на приемную сторону, однозначно определяет фазовое соотношение между тактовой частотой входного сигнала и импульсной несущей с точностью до величины одного промежуточного значения фазы в

0 течение этого цикла. При рассматриваемом смещении влево наступает момент, когда изменение указанного фазового соотношения приводит к смене кодовой комбинации с вида 00001 на вид 11110 и моменты считы5 вания соответствуют (с точностью до величины одного промежуточного значения фазы) фиг.бд. При этом происходит изменение значения 5-го разряда с 1 на 0 и, следовательно, селектором 6 производится

0 переключение на считывание информации с первого выхода регистра 5 сдвига. Если такое переключение не совпадает с моментами считывания (что легко достигается, так как импульсная несущая, Определяющая

5 момент считывания, и тактовые импульсы, которые поступают на первый вход измерителя 2 и определяют моменты изменения кодовых комбинаций и, следовательно, 5-го разряда, формируются общим генератор0 ным оборудованием), то информация считывается из регистра 5 сдвига без искажений, т.е. без потери и добавления бит. Действительно (фиг.бд), если в первый момент произведено считывание с второго выхода

5 регистра 6 сдвига (бит Б), а во второй момент - с его первого выхода (бит В), то считывание производится в той же последовательности бит (...А, Б, В,...), что и их запись. При дальнейшем смещении моментов считывания влево считывание производится с первого выхода регистра 5 сдвига до момента, когда изменение фазового соотношения между тактовой частотой входного сигнала и импульсной несущей приводит к смене кодовой комбинации с вида 00000 на вид 11111 (фиг.5е) и, следовательно, к смене значения 5-го разряда, снимаемого с дополнительного выхода измерителя 2, с 0 на 1. При этом переключение считывания с первого выхода регистра 6 сдвига на второй приводит к тому, что импульсной несущей (фиг.Бе) считывается один и тот же бит Б, что равносильно введению балластной вставки при положительном согласовании скорости.

В случаях, когда тактовая частота входного асинхронного сигнала выше частоты считывающей импульсной несущей, моменты считывания смещаются вправо относительно диаграмм на фиг.5а,б,в. При этом наступает момент, когда фазовое соотношение между тактовой частотой входного сигнала и импульсной несущей приводит к смене кодовой комбинации, формируемой на многопроводном выходе измерителя 2, с вида 11110 на вид 00001 (фиг,5ж). При этом переход считывания с первого выхода регистра 5 сдвига на второй его выход между первым и вторым моментами считывания не приводит к искаж нию считываемой информации, так как последовательно считываются биты ... А, Б с первого выхода, а затем В и последующие биты с второго выхода. При дальнейшем смещ-энии моментов считывания вправо считывание производится с второго выхода регистра 5 сдвига до момента смены кодовой комбинации с вида 11111 на вид 00000 и изменения 5-го разряда, снимаемого с дополнительного выхода измерителя 2, с 1 на О (фиг.бз). При этом переключение считывания с второго выхода регистра 5 сдвига на первый между первым и вторым моментами считывания приводит к тому, что при считывании импульсной несущей (фиг.5з) пропускается один бит информации (бит Б). Зтот бит записывается в 6-триггер 8 в момент переключения селектора 6 и затем передается на приемную сторону по дополнительному каналу, что в .целом соответствует операциям, производимым при отрицательном согласовании скорости.

На приемной стороне промежуточные значения фаз декодируются блоком 9 декодирования. По этим значениям фаз формирователь 10 импульсов считывания формирует тактопую частоту информационного сигнала, ошибки восстановления которой, вызванные, например, помехами в линии связи, уменьшаются узлом 11 фазовой автоподстройки С помощью первого

регистра 23 сдвига и мажоритарного элемента 24 производится собственно декоди- рование сигнала о промежуточных значениях фаз. Второй регистр 25 сдвига

обеспечивает возможность параллельного считывания разрядов кодовых комбинаций, несущих информацию о промежуточных значениях фаз и последовательно поступающих на вход этого регистра 25, Назначе0 ние D-триггера 26 входящего в состав блока 9 декодирования, - управление процессами согласования скорости. На счетный вход Т делителя 27 частоты должны быть поданы тактовые импульсы с частотой, в 2п раз пре5 вышающей частоту записи информации в D-триггер 13. В результате предварительной установки в каждом цикле указанный делитель 27 частоты начинает процесс деления с фазы, определяемой значениями раз0 рядов кодовой комбинации, поступающей на его D-входы вэ время предварительной установки и соотьетсгвующей фазе входного сигнала (частоты записи) на передающей стороне. Вследстиие этого фаза сигнала

5 считывания, формируемого на выходе этого делителя 27 частоты соответствует фазе входного сигнала (частоты записи) на передающей стороне с погрешностью до одного промежуточного значения (при отсутствии

0 ошибок восстановления, вызванных, например, помехами в линии связи).

Процесс согласования скорости на приемной стороне происходит в основном аналогично такому же процессу на передающей

5 стороне под управлением сигнала, формируемого на дополнительном выходе блока 9 декодирования и соответствующего состоянию п-го разряда кода промежуточного значения фазы.

0 Рассмотрим этот процесс на примере п 5 (фиг.7) Диаграмме на фиг.7а в этом случае соответствует информационный сигнал, поступающий параллельно на входы обоих селекторов 12 и И в интервалы времени,

5 удаленные от моментов согласования скорости, в которых происходит нарушение по- следовательности следования бит в информационном сигнале. На диаграмме (фиг.7б) показана фаза фронтов импульсной

0 несущей, которыми производится запись в D-триггер 13 информации, поступающей на его вход с выхода селектора 12, на диаграмме на фиг.7в - фазовые положения фронтов считывания с выхода узла 11 фазовой авто5 подстройки, соответствующие кодам промежуточных значений фазы.

При рассмотрении процесса согласования скорости на передающей стороне для удобства пояснения условно принято и отображено на фиг.5 смещение фазы фронтов

считывания импульсной несущей относительно фронтов записи информации. По той же причине (т.е. для удобства пояснения) на фиг.7 условно принято и изображено смещение фазы фронтов импульсов восстанов- ленной тактовой частоты информационного сигнала относительно фронтов записи информации, которая (запись) на приемной стороне осуществляется в D-триггер 13 импульсной несущей В этой связи случаям, когда тактовая частота входного асинхронного сигнала ниже (выше) частоты импульсной несущей, соответствует смещение фронтов частоты считывания влево (вправо) на фиг.5 и вправо (влево) - на фиг.7, что отражено противоположными направлениями изменения кодовых комбинаций на фиг.5 и 7.

Управление работой селекторов 12 и 14 обеспечивается так, что в случае, когда на их управляющие входы поступает 1 (с дополнительного выхода блока 9 декодирования), на выход селектора 14 (основного) проходит информация (основной массив) с его второго входа, а на выход селектора 12 (вспомо- гательного, обеспечивающего вводы в основной массив информации бита, изъятого из него при отрицательном согласовании скорости и переданного по дополнительному каналу) - информация, поступающая из дополнительного канала на его первый вход. В противном случае на выход селектора 14 проходит информация с его первого входа (с выхода D-триггера 13), а на выход селектора 12 - основной массив информа- ции с его второго входа

На фиг.7 показан момент переключения (МП) селекторов относительно фазы импульсной несущей, поступающей на второй (синхронизирующий) вход D-триггера 13, что стало возможным (в отличие от диаграмм на фиг.5), потому что этот момент однозначно связан с фазой импульсной несущей, относительно которой показаны остальные диаграммы на фиг.7.

МП возможен один раз за цикл и только при смене значения старшего разряда. Именно таким случаям соответствуют временные диаграммы на фиг.7 г-н.

В случаях, когда тактовая частота вход- кого асинхронного сигнала на передающей стороне, а следовательно, и восстановленная тактовая частота на приемной стороне ниже частоты импульсной несущей, фронты считывания восстановленной тактовой час- тоты смещаются вправо относителенб°д йЖ- раммы на фиг.7а,б,в При этом, если на управляющие входы селекторов 12 и 14 подается Т 5-го разряда кода промежуточного значения фазы, то на выход селектора 14

проходит информационный сигнал с его второго входа (диаграмма на фиг.7д) до МП, а выход селектора 12 - информация из дополнительного канала, которая последовательно записывается в D-триггер 13. Этот процесс продолжается до тех пор, пока не произойдет смена кодовой комбинации с вида 00001 на вид 11110 (до смены значения 5-го разряда с 1 на 0, (чему соответствует положение фронтов считывания восстановленной тактовой частоты, показанное на фиг.7г), в результате чего на выход селектора 14 проходит информация с выхода D- триггера 13 (диаграмма на фиг.7д)после МП, в который момент ti на фиг.7б записан случайный бит X из дополнительного канала, а в момент t2 на фиг.7б - бит 8, поступающий с выхода селектора 12 после переключения последнего в МП на пропускание информации (фиг.7а) При считывании информации в D-триггер 15 фронтами (фиг.7г) в момент ti считывается бит Б, поступающий в этот момент на первый вход D-триггер 15 с второго входа селектора 14, а в момент t2 - бит В с выхода D-триггера 13 (фиг.7д)

Таким образом, в рассматриваемом случае на вход преобразователя 16 кода, формирующего линейный код, поступает

последовательность бит... А, Б. Вт.е. без

ошибок. При дальнейшем смещении фронтов импульсов считывания вправо от положения ti на фиг.7г до положения t2 на диаграмме на фиг.7е на вход D-триггера 15 продолжает поступать информация с выхода D-триггера 13 (диаграмма на фиг 7з) до МП, а на вход D-триггера 13 - через селектор 12 с его второго входа (диаграмма на фиг.7ж) до смены кодовой комбинации с вида 00000 на вид 11111 (до смены значения 5-го разряда с 0 на 1). К моменту МП в этом случае на соединенные между собой вторые входы селекторов 12 и 14 поступает два раза подряд бит Б (диаграмма на фиг.7ж) вследствие положительноТоНотласОвания скорости на передающей стороне. После указанной смены значения 5-го разряда на вход D-триггера 15 (диаграмма на фиг.7з) после МП поступает информация с второго входа селектора 14 (диаграмма на фиг.7ж), в результате чего в D-триггер 15 считывается бит Б, поступающий в момент ц диаграммы на фиг.7е, на первый вход селектора 14 с выхода D-триггера 13, а в момент t2 диаграммы на фиг.7е - бит В. Нетрудно убедиться методом экстраполяции, что в момент считывания, предшествующий моменту ti диаграммы на фиг.7е, в D-триггер 15 считан бит А, поступающий с выхода D-триггера 13 (диаграмма на фиг.7з). Таким образом, и в этом случае на вход преобразователя 16 кода поступает последовательность бит ... А, Б, В, ..., т.е. без ошибок, что подтверждает работоспособность устройства в режиме положительного согласования скорости.

В случаях, когда тактовая частота входного асинхронного сигнала выше частоты импульсной несущей, фронты считывания восстановленной тактовой частоты смещаются влево относительно диаграмм на фиг.7а,б,в. При этом, если на управляющие входы селекторов 12 и 14 подается О 5-го разряда кода промежуточного значения фазы, то на выход селектора 14 проходит информация с выхода D-триггера 13 (диаграмма на фиг.7к) до МП, задержанная на полтакта относительно фазы этой же информации на его входе, на который она поступает через селектор 12 с второго входа последнего (диаграмма нафиг.7а). Этот процесс повторяется до смены кодовой комбинации с вида 11110 на вид 00001 (до смены значения 5-го разряда с 0 на 1), после чего на выход селектора 14 проходит информация с его второго входа (диаграмма на фиг.7к после МП в сравнении с диаграммой на фиг.7а), а на вход О-триггера 13 поступает через селектор 12 информация из дополнительного канала. С выхода селектора 14 информация (диаграмма на фиг,7к) считывается в D-триггер 15 фронтами восстановленной тактовой частоты (фиг.7и). В этом случае на выходе D-триггера 15 последовательно появляются биты ... А, Б, Вт.е. без ошибок. При дальнейшем смещении фронтов импульсов считывания влево от положения ti на диаграмме на фиг.7и до положения ti на диаграмме на фиг.7л прохождение информации через селекторы 12 и 14 остаются без изменений до смены кодовой комбинации с вида 11111 на вид 00000 (до смены значения 5-го разряда с 1 на 0). В этом случае после МП за битом А в информации, поступающей на соединенные между собой вторые входы селекторов 12 и 14, появляется бит В (см, диаграмму на фиг.7м) вследствие отрицательного согласования скорости на передающей стороне. После указанной смены значения 5-го разряда на вход D- триггера 15 поступает через селектор 14 информация с выхода D-триггера 13, а на вход D-триггера 13 - информация с второго входа селектора 12. Это приводит к тому, что до МП на вход D-триггера 15 поступает бит А, а после МП - бит Б, записанный в D-триггер 13 до МП фронтом ti диаграммы на фиг.7б. Далее фронтом t2 диаграммы на фиг.7б в

D-триггер 13 записывается бит В, поступающий после МП на вход этого триггера через селектор 12 с его второго входа. В результате на вход D-триггера 15 поступает

последовательность бит(фиг.7н). При считывании в D-триггер 15 фронтами восстановленной тактовой частоты (показаны на диаграмме на фиг.7л), на выходе D-триггера 15 формируется последовательность бит ...

А, Б, Вт.е. без ошибок, что подтверждает

работоспособность системы в режиме отрицательного согласования скорости. Формула изобретения Система для передачи и приема цифровой информации с согласованием скорости, содержащая на передающей стороне последовательно соединенные выделитель тактовой частоты, измеритель фазы импульсов записи и блок кодирования, причем второй

вход измерителя фазы импульсов записи является входом тактовых импульсов, а на приемной стороне - последовательно соединенные блок декодирования, формирователь импульсов считывания и узел фазовой

автоподстройки, причем другой вход формирователя импульсов считывания является входом тактовых импульсов, отличающаяся тем, что, с целью повышения пропускной способности путем сокращения избыточности передаваемого цифрового сигнала, на передающей стороне введены последовательно соединенные преобразователь кода, регистр сдвига, селектор и первый D-триггер, при этом вход преобразователя кода соединен с

входом выделителя тактовой частоты, дополнительный выход которого соединен с вторым входом регистра сдвига, второй выход которого подключен к второму аходу селектора и к первому входу второго D-триггера, второй вход которого соединен с управляющим входом -селектора и с дополнительным выходом измерителя фазы импульсов записи, второй вход первого D- триггера является входом импульсов считывания, а на приемной стороне введены последовательно соединенные первый селектор, первый D-триггер, второй селектор, второй D-триггер, а также преобразователь кода, при этом вторые входы первого и еторого селекторов соединены, управляющие входы соединены между собой и с дополнительным выходом блока декодирования, выход узла фазовой автоподстройки соединен с вторым входом второго D-триггера, а аторой вход первого D-триггера является входом импульсов записи,

Фм.г

Изобретение относится к электросвязи и может быть использовано в системах передачи асинхронной цифровой информации с согласованием скорости и передачей сигналов о промежуточных значениях фазы этой информации. Цель изобретения - повышение пропускной способности путем сокращения избыточности передаваемого цифрового сигнала. Система для передачи и приема цифровой информации содержит на передающей стороне выделитель 1 тактовой частоты, измеритель 2 фазы импульсов записи, блок 3 кодирования, преобразователь 4 кода, регистр 5 сдвига, селектор 6, первый и второй D-триггеры 7 и 8, а на приемной стороне - блок декодирования, формирователь импульсов считывания, узел фазовой автоподстройки, первый селектор, первый D-триггер, второй селектор, второй D-триггер и преобразователь кода. Использование старшего разряда кода промежуточных значений фазы для управления процессом согласования скорости позволяет уменьшить объем передаваемой служебной информации, в связи с чем система не нуждается в организации отдельного канала для передачи команд стаффинга. 7 ил.

| I

II 84

Фиг.З

Фиг.Ь

tJ ч

«о

c fc3Oj «v ;з с s: Редактор М.Петрова

Составитель В.Евдокимова

Техред М.МоргенталКорректор С.Пекарь