Устройство для контроля цифровых блоков Советский патент 1992 года по МПК G01R31/28 G01R31/318 

Описание патента на изобретение SU1762280A2

СО

с

Похожие патенты SU1762280A2

название год авторы номер документа
Устройство для контроля цифровых объектов 1983
  • Ефремов Дмитрий Александрович
  • Самсонов Владимир Ильич
  • Лучин Борис Прокофьевич
SU1160373A1
Устройство для контроля функционирования логических блоков 1986
  • Богданов Николай Евгеньевич
  • Кондратеня Григорий Николаевич
  • Старовойтов Алексей Яковлевич
SU1327107A1
ЛОГИЧЕСКИЙ ПРОБНИК 1991
  • Борисов П.Г.
  • Жупиков В.И.
  • Шляхтин С.А.
RU2041473C1
Система для контроля больших интегральных схем 1988
  • Аленин Эдуард Александрович
  • Яковлев Петр Владимирович
  • Савкина Наталья Ивановна
SU1647569A1
Устройство для тестового контроля логических узлов 1991
  • Амбалов Виталий Игоревич
  • Тырин Иван Яковлевич
  • Пугач Анатолий Геннадиевич
  • Еськов Игорь Вячеславович
SU1837297A1
Устройство для контроля и диагностирования цифровых узлов 1989
  • Лебедь Лев Львович
  • Особов Михаил Израилевич
SU1755207A1
Автоматизированная система тестового контроля и диагностирования цифровых микропроцессорных блоков 1989
  • Локазюк Виктор Николаевич
SU1705782A1
Устройство для контроля цифровых блоков 1989
  • Локазюк Виктор Николаевич
SU1691793A1
Устройство для функционального контроля интегральных схем 1988
  • Кондратьев Леонид Николаевич
  • Овчинников Александр Львович
  • Безроднов Владимир Ильич
  • Поваренкин Сергей Григорьевич
  • Щупаков Евгений Сергеевич
SU1737465A1
УСТРОЙСТВО ДЛЯ КОНТРОЛЯ ЦИФРОВЫХ БЛОКОВ 1990
  • Локазюк В.Н.[Ua]
RU2028643C1

Иллюстрации к изобретению SU 1 762 280 A2

Реферат патента 1992 года Устройство для контроля цифровых блоков

Изобретение относится к контрольно- измерительной технике и может быть использовано для автоматизированного контроля широких блоков включающих в себя большие интегральные схемы Целью изобретения является расширение функциональных возможностей за счет возможности контроля задержки распространения сигнала. Устройство содержит дешифратор 1, входной регистр 2, шину 3 адреса, шину 4 данных, шину 5 управления, клеммы для подключения объекта 6 контроля, управляющие входы 7 объекта контроля, входы 8 памяти тестовых воздействий, блок 10 формирования задержек сигналов тестовых воздействий, блок 11 формирования длительностей сигналов тестовых воздействий, многоконтактный зонд 12, выходной регистр 13, цепь 14 задержки, блок 15 контроля задержки распространения сигналов с соответствующими связями 3 ил

Формула изобретения SU 1 762 280 A2

Изобретение относится к контрольно- измерительной технике и может быть использовано для автоматизированного контроля цифровых блоков включающих в себя большие интегральные схемы и является усовершенствованием устройства по авт.св. № 1691793.

Целью изобретения является расширение функциональных возможностей за счет возможности контроля задержки распространения сигнала в объекте контроля.

На фиг. 1 изображено предлагаемое устройство; на фиг 2 - блок контроля задержки; на фиг. 3 - узел инвертирования время импульсных сигналов.

Устройство содержит дешифратор 1, входной регистр 2, шину 3 адреса, шину 4 данных, шину 5 управления, клеммы для подключения объекта 6 контроля управляющие входы 7 объекта контроля, входы 8 данных объекта контроля блок 9 памяти

тестовых воздействий, блок 10 формирования задержек сигналов тестовых воздействий, блок 11 формирования длительностей сигналов тестовых воздействий многоконтактный зонд 12, выходной регистр 13, цепь 14 задержки, блок 15 контроля задержки распространения сигналов, с соответствующими связями.

Блок контроля задержки распространения сигналов, согласно фиг 2 содержит блок 16 согласования, шинные усилители 17. регистры 18.1-18 п разрядно-аналоговые узлы 19.1-19.п, состоящие изодновибраторов 20.1-20.п, резисторов 21.1-21 т-Н, конденсаторов 22.1-22.п, ключей 23 1-23.т, элементы задержки 24 1-24.п, узлы 25 1-25к инвертирования время-импульсных сигналов уровня логического О, элементы 2И 26.1-26.к, счетчики 27 1-27 k шинные формирователи 28.1-28 k генератор 29 с соответствующими связями

XJ

о

го

1Ч 00

о

ю

Узел инвертирования время-импульсных сигналов уровня логического О, согласно фиг. 3 содержит первый D-триггер 30, второй D-триггер 31, RS-триггер 32, элемент 2ИЛИ 33, элемент задержки 34, элемент Н Е 35, мул ьтиплексор 36, с соответствующими связями,

Устройство контроля цифровых блоков согласно фиг. 1 работает следующим образом:

ЭВМ выставляет адрес входного регистра 2 на шине 3 адреса и сигнал с дешифратора 1 разрешает запись тестовой информации, выставленной на шине 4 данных, по сигналу записи, выставленному на шине 5 управления, во входной регистр 2. Тестовые воздействия по управляющим входам 7 и входом 8 данных входного регистра 2 подаются на объект 6 диагностирования, Ответные реакции по сигналу записи, задержанному цепью 14 задержки, записываются в выходной регистр 13. Входы выходного регистра 13 в это время отключены в высокоимпедансное состояние. По следующей команде из ЭВМ выставляется адрес выходного регистра 13 и дешифратор 1 разрешает считывание информации из него. Считанная информация сравнивается в ЭВМ с эталонной и по результатам сравнения судят об исправности объекта 6 контроля. В случае неисправности объекта 6 контроля уточняют место неисправности, контролируя отдельные компоненты объекта 6 контроля, в первую очередь БИС, в том числе путем измерения времени задержки распространения сигналов в них.

Далее устройство работает следующим образом.

Во входной регистр 2 описанным выше способом записывают тестовые воздействия для отключения ИС объекта 6 контроля, непосредственно связанных своими выходами с входами БИС объекта 6 контроля в высокомпедансное состояние или установки на входах этой БИС уровней логической 1. Затем ЭВМ выставляет адрес блока 15 контроля задержки распространения сигналов по шине 3 адреса, который дешифрируется дешифратором 1 и данные о длительности время-импульсных сигналов, подаваемых на БИС объекта 6 контроля через шину 4 данных записывается в блок 15 и согласно им, сформированные блоком 15 время-импульсные сигналы поступают на объект 6 контроля. Ответные реакции с БИС объекта 6 контроля поступают через многоканальный зонд 12 в блок 15 контроля задержки распространения сигналов а затем ЭВМ считывает их из этого блока. По результату сравнения в ЭВМ ответных реакций, снятых с БИС объекта 6 контроля; с эталонными реакциями судят об исправности БИС объекта 6 контроля. Вышеописанной методикой определяется исправность и

других И С объекта 6 контроля.

Блок 15 контроля задержки распространения сигналов, согласно фиг. 2, работает следующим образом.

Из ЭВМ выставляется адрес блока 15 и

0 по сигналу из дешифратора 1 адреса разрешается выбор кристалла блока 16 согласования. Подачей информации из ЭВМ по шине 3 адреса, шине 4 данных и шине 5 управления блок 16 согласования програм5 мируется в режим для записи информации в каналы В и С и для чтения информации из канала А. Через канал В блока 16 и шинные усилители 17 поочередно в регистры 18.1- 18.п записывается информация, настраива0 ющая разрядно-аналоговые узлы 19.1-19.п на выработку время-импульсных сигналов заданной ЭВМ длительности. Стробирова- ние информации в регистрах производится сигналами с первой группы выходов канала

5 С блока 16 согласования. Сигналы заданной ЭВМ длительности формируются с помощью разрядно-аналоговых узлов 19.1- 19.п, состоящих их одновибраторов 20.1-20.п, резисторов 21.1-21.т+1- конден0 саторов 22.1-22.п. Сигналы с выходов регистров 18.1-18.п открывают, согласно записанному в них коду, соответствующие ключи и тем самым подключают соответствующие резисторы к цепям задержки одно5 вибраторов 20.1-20.п. Одновибраторы 20,1-20.п запускаются снятием сигналов стробирования записи информации в регистрах 18.1-18.п, поступающими с первой группы выходов канала С и проходящих

0 через элементы задержки 24.1-24.п. Время-импульсные сигналы с выходов одновибраторов 20.1-20.п поступают через многоконтактный зонд 12 на объект 6 контроля. Время-импульсные сигналы ответных

5 реакций с объекта 6 контроля поступают на входы узлов 25.1-25.k инвертирования, где сигналы уровня логического О инвертируются. С выхода узлов 25.1-25.k инвертирования сигналы поступают на элементы 2И

0 26.1-2.6.k, где квантуются и пачки импульсов с выходов элементов 2И 26.1-26.k поступают на входы для последовательного счета нз увеличение счетчиков 27.1-27.k, где подсчитываются. Позиционные коды, установив5 шиеся на выходах счетчиков 27.1-27.k соответствующей длительности время-импульсных сигналов ответных реакций с БИС объекта 6 контроля, через шинные формирователи 28.1-28.k по сигналам выбора кристалла, подаваемым поочередно со второе

группы выводов канала С блока 16 согласования, передаются поочередно на входы канала А блока 16 и затем считываются в ЭВМ, где сравниваются с эталонными.

Узел инвертирования время-импульсных сигналов уровня логического О, согласно фиг. 3, работает следующим образом,

Время-импульсный сигнал ответной реакции с выхода БИС объекта 6 контроля поступает на тактовые входы первого D- триггера 30 и второго D-триггера 31. Если время-импульсный сигнал уровня 1, то устанавливается первый D-триггер 30 по переднему его фронту (перед этим триггеры были сброшены), который в свою очередь устанавливает вход S RS-триггера 32 в 1 и в связи с тем, что на входе R присутствует уровень О, на выходе RS-триггера 32 устанавливается уровень О, который настраивает адресный вход мультиплексора 36 так, что разрешается передача информации с канала М на выход мультиплексора 36, который включился по уровню 1 с выхода элемента 2ИЛИ 33. Время-импульсный сигнал уровня 1 через элемент задержки 34 поступает на вход h и, не инвертируясь, проходит- на выход мультиплексора 36., При поступлении время-импульсного сигнала уровня О на вход узла инвертирования устанавливается второй D-триггер 31 передним фронтом сигнала и уровень 1 в свою очередь устанавливается на R-входе RS- триггера 32, на входе S присутствует уровень О, в результатеуровень 1, имеющий место на выходе RS-триггера 32 настраивает мультиплексор 36 на передачу информации из канала 2 на выход мультиплексора 36. Уровень 1 с элемента 2ИЛИ 33 разрешает работу мультиплексора 36 и время-импульсный сигнал уровня О через элемент задержки 34 поступает на вход элемента НЕ 35, инвертируется и с входа 2 мультиплексора 36 поступает на его выход.

Формула изобретения

1. Устройство для контроля цифровых блоков по авт.св. № 1691793. отличающееся тем, что, с целью расширения функциональных возможностей за счет обеспечения контроля задержки распространения сигнала, в него введен блок контроля задержки распространения сигналов при этом шина данных соединена с первыми входами-выходами блока контроля задержки распространения сигналов, шестой выход дешифратора соединен с разрешающим входом блока контроля задержки распространения сигналов, шина адреса соединена с входами блока контроля задержки распространения сигналов, шина управления - с входами записи и чтения блока контроля задержки распространения сигналов соединены с вторыми входами многоканального зонда.2. Устройство по п. 1,отличающеес я тем, что блок контроля задержки распространения сигналов содержит узел согласования, узел шинных усилителей, п регистров, п разрядно-аналоговых узлов,

0 каждый из которых состоит из одновибрато- ра, т+1 резисторов, конденсатора, пл ключей, п элементов, задержки, п узлов инвертирования времяимпульсных сигналов уровня логического О, п элементов 2И,

5 п счетчиков, п шинных формирователей, генератор, входы-выходы данных, входы адреса, записи, чтения и сброса, соединенные с ЭВМ и соответствующими входами блока согласования, В-выходы которого соедине0 ны с входами шинных усилителей, выходы которых подключены к информационным входам каждого из п регистров, стробирую- щие входы которых соединены с входами каждого из п элементов задержки и с первой

5 группой С-выходов блока согласования, вторая группа выходов которого соединена с входами выбора кристалла каждого из п шинных формирователей, выходы которых соединены с А-входами блока согласования

0 т-е выходы каждого из п регистров, которые также являются входами разрядно-аналого- вого узла, соединены соответственно с первыми выводами каждого из m ключей, вторые выводы которых соединены с первы5 ми выводами каждого их m + 1 резисторов вторые (т-1)-е выводы которых соединены с каждым из m ключей и с первыми выводами каждого их т-1 резисторов, второй вывод т-го резистора соединен с шиной

0 логической единицы, а второй вывод (гл+1)- го резистора соединен с первым входом одновибратора и с первым выводом конденсатора, второй вывод которого соединен с общей точкой устройства, выходы каждого

5 из п одновибраторов, которые также являются выходами каждого из п разрядно-аналоговых узлов, соединены с входными клеммами для подключения объекта контроля, выходные клеммы которых соединены с

0 первыми входами каждого из п узлов инвертирования времяимпульсных сигналов уровня логического О вторые входы которых соединены с входами сброса узла согласования каждого из счетчиков и каждого из

5 п регистров, выходы каждого из п элементов задержки является также (т+1)-м входом узла инвертирования времяимпульсных сигналов уровня логического О и подключены к второму входу одновибратора, выходы каждого из п узлов инвертирования времякаждого из п узлов инвертирования время- импульсных сигналов уровня логического О соединены с первыми входами каждого из п элементов 2 И вторые входы которых соединены между собой и с выходом гене рзтора, выходы каждого их п элементов 2И соединены с информационными входами каждого из счетчиков соответственно выходы которых соединены с информационными входами шинных формирователей

3. Устройство поп 2, отличающее- с я тем, что узел инвертирования времяим- пульсных сигналов уровня логического О содержит первый и второй D-триггеры RS- триггер, элемент 2ИЛИ, элемент задержки элемент НЕ мультиплексор, первый вход узла соединен стактовыми входами первого и второго D-триггеров и с входом элемента

задержки, выход которого соединен с пер вым информационным входом мульгиплек сора и с входом элемента НЕ, выхо, которого соединен с вторым информацион

ным входом мультиплексора выход которо го является выходом узла, выход первого D-триггера соединен с первым входом эле мента 2ИЛИ и с входом установки RS-триг гера, вход сброса которого соединен с

выходом второго D-триггера и с вторьи входом элемента 2ИЛИ, выход которого со единен с входом разрешения работы муль типлексора, адресный вход которого подключен к выходу RS-триггера, входы

сброса первого и второго D-триггеров сое динены между собой и с выходом сброса ЭВМ D-входы D-триггеров соединены с ши ной логической 1

4

Jtf.

--

1

Документы, цитированные в отчете о поиске Патент 1992 года SU1762280A2

Устройство для контроля цифровых блоков 1989
  • Локазюк Виктор Николаевич
SU1691793A1

SU 1 762 280 A2

Авторы

Локазюк Виктор Николаевич

Даты

1992-09-15Публикация

1989-05-05Подача