Дублированная вычислительная система Советский патент 1992 года по МПК G06F11/18 

сл

с

Изобретение относится к области вычислительной техники и автоматики и может быть использовано в отказоустойчивых управляющих и вычислительных системах. Устройство содержит основное и дублирующее устройства, коммутатор, первый и второй регистры данных, регистр выхода, первый элемент ИЛИ. Новым в устройстве является то, что, с целью повышения достоверности выходной информации и надежности функционирования, дополнительно введены регистр предварительного анализа, регистр окончательного анализа, блок окончательного анализа, дешифратор, элемент сравнения, счетчик, первый и второй триггеры фиксации, первый и второй триггеры тестового контроля, второй, третий, четвертый, пятый, шестой, седьмой элементы ИЛИ, первый, второй и третий элементы И, формирователь импульсов. 9 ил.

Устройство относится к области вычислительной техники и автоматики и может быть использовано в отказоустойчивых управляющих и вычислительных системах, работающих в реальном масштабе времени, в частности в системах со STRATUS-структо- рой.

Известно устройство для контроля микропроцессорных систем, содержащее регистры и блок контроля.

Недостатком устройства является низкая надежность.

Наиболее близким к предлагаемому изобретению по технической сущности и достигаемому положительному эффекту является дублированная система, содержащая основное и дублирующее устройства, коммутатор, первый и второй регистры данных, выходной регистр, элемент ИЛИ, причем первый вход тактовых импульсов соединен с входами тактовых импульсов основного и дублирующего устройств, выходы данных которых соединены со входами групп данных регистров данных, а выходы встроенных средств контроля соединены со входами данных первого и второго регистров данных, второй вход тактовых импульсов устройства соединен со входами синхронизации первого и второ о регистров данных, выходы групп данных котор-ых соеVJ

00 03

ел ю

00

динены с первым и вторым входами данных коммутатора соответственно, выход данных первого регистра данных соединен с первым прямым и вторым инверсным входами управления коммутатора, выходы данных первого и второго регистров данных соединены со входами элемента ИЛИ, выход которого является выходом Останов устройства, выход коммутатора соединен со входом данных регистра выхода, третий вход тактовых импульсов соединен со входом синхронизации регистра ныхода, выход которого является выходом устройства.

Недостатком этой системы является низкая достоверность контроля информации, которая зависит только от достоверности встроенных средств контроля. Встроенйые средства контроля не различают сбоев от устойчивых отказов и сами подвержены сбоям.

При наличии двух сбоев, сбоя и отказа в устройстве, сбоев или отказов во встроенных средствах контроля, система выдает сигнал на прекращение работы, что существенно снижает надежность ее (как и вероятность наличия достоверной информации на выходе) ее работы. Таким образом, при использовании средств большой сложности с высокой частотой сбоев система становится неэффективной. Кроме того, такая система позволяет выявить только факт возникновения ошибки первого или второго канала, а не ее характер, что затрудняет устранение неисправности.

Целью изобретения является повышение надежности системы.

Сущность изобретения состоит: а) в повышении достоверности выходной информации путем введения средств межканального сравнения и средств обработки результатов тестового контроля; б) в повышении надежности системы путем анализа данных текущего (рабочего) и тестового контроля, благодаря которому появляется возможность выявить сбои аппаратуры, вътсни ть причину возникновения неисправности, произвести реконфигурацию системы с перестройкой на исправный канал.

Введение элемента сравнения и обусловленных им связей позволяет произвести межканальное сравнение и выдать единичный сигнал в случае несовпадения.

Введение дешифратора и обусловленных им связей позволяет произвести предварительный анояиз причин неисправности по данным встроенных средств контроля и элемента сравнения.

Введение регистра предварительного анализа и обусловленных им связей позволяет фиксировать результат предварительного анализа, а также формировать сигнал норма на выходе системы.

Введение блока .окончательного анализа и обусловленных им связей позволяет произвести анализ отказа по данным предварительного анализа и результатов тестового контроля.

Введение регистра окончательного анализа позволяет фиксировать результат окончательного анализа для перестройки структуры и формировать на выходе устройства сигналы Останов, Сброс переключение на 2 канал, Сброс переключение на 1

канал, Сброс на первом и втором, третьем, четвертом выходах неисправности системы.

Введение первого и третьего элементов ИЛИ и обусловленных им связей позволяет

производить перестройку на второй и первый канал системы соответственно перестройку схемы анализа на одноканальный режим работы поданным предварительного или окончательного анализа и формировать

данные о перестройку на первый (второй) канал и блок окончательного анализа.

Введение второго элемента ИЛ И и обусловленных им связей позволяет при поступлении на его входы сигнала норма из

регистра предварительного анализа или сигнала о перестройке на 1 канал с третьего элемента ИЛИ формировать разрешающий сигнал на втором входе управления коммутатора.

Введение четвертого элемента ИЛИ позволяет по данным предварительного анализа сформировать сигнал на включение - тестового контроля.

Введение пятого элемента ИЛИ и обусловленных им связей позволяет блокировать регистр предварительного анализа.

Введение шестого элемента ИЛИ позволяет сформировать обобщенный сигнал на включение тестового контроля по дамным предварительного анализа и по данным встроенных средств контроля после перестройки на одноканальный режим работы.

Введение седьмого элемента ИЛИ позволяет сформировать обобщенный сигнал Сброс.

Введение первого и второго элементов И и обусловленных ими связей позволяет

сформировать сигналы на включение тестового контроля по данным встроенных средств контроля дублирующего и основных устройств соответственно.

Введение третьего элемента И и обус- лрвленных им связей позволяет пропустить

тактовые импульсы на счетный вход счетчи- ка при тестовом контроле.

Введение первого триггера фиксации позволяет фиксировать команду на включение тестового контроля и, закрыть коммутатор до окончания тестового контроля, блокировать регистры выхода и первый, второй регистры данных.

Введение второго триггера фиксации позволяет разблокировать регистр окончательного анализа по завершению тестового контроля.

Введение первого и второго триггеров тестового контроля и обусловленных ими связей позволяет фиксировать результаты контроля основного и дублирующего устройства соответственно. Причем единичное значение соответствует норме тестового контроля, а нулевое - ненорме.

Введение формирователя импульсов и обусловленных им связей позволяет приводить схему в исходное состояние, обнуляя регистр предварительного анализа, первый и второй триггеры фиксации, первый и второй триггеры тестового контроля, счетчик.

На фиг.1 и 2 представлена функциональная схема системы; на фиг.З - граф переходов системы в различных режимах работы; на фиг.4 - алгоритм работы системы; на фиг.5 и 6 - таблицы состояний дешифратора и блока окончательного анализа; на фиг.7-9 - временные диаграммы работы.

Функциональная схема устройства фиг. 1,2) содержит основное 1 и дублирующее 2 устройства, коммутатор 3, первый 4 и второй 5 регистры данных, регистр 6 предварительного анализа, регистр выхода, регистр 8 окончательного анализа, блок 9 нализа состояния системы, дешифратор 10, схема 11 сравнения, счетчик 12, первый 13 и второй 14 триггеры фиксации, первый 15 и второй 16 триггеры тестов, первый 17, второй 18, третий 19, четвертый 20, пятый 1, шестой 22, седьмой 23 элементы ИЛИ, первый 24, второй 25 и третий 26 элементы И, формирователь 27 импульсов, выходы 28 норма данных 29, первый 30, второй 31, ретий 32, четвертый 33 выходы ненорма истемы, первый 34, второй 35, третий 36, етвертый 37 синхровходы системы,

Основной 1 и дублирующий 2 вычислиельные блоки предназначены для выполнения основных функций системы обработки нформации.

Коммутатор 3 предназначен для выдачи а выход данных с основного или дублирущего устройств или блокирования выхода.

Регистры данных 4 и 5 предназначены ля фиксации данных с устройств 1 и 2 по

синхроимпульсу 2 со входа 35. Имеют выходы групп данных - для выдачи информации на выход устройства через коммутатор 3 и выходы данных -для фиксирования состоя- 5 ния встроенных средств контроля.

Регистр 6 предварительного анализа

предназначен для фиксирования данных

предварительного анализа. В случае одно значно разрешаемой ситуации самоблоки0 руется.

Регистр 7 выхода служит для фиксирования выходной информации с коммутатора 3 по синхроимпульсу Т4 со входа 37.

Регистр 8 окончательного анализа пред- 5 назначен для фиксирования данных окончательного анализа для перестройки системы по импульсу гз со входа 36, поступающих с блока 9 анализа. Блок 9 анализа состояния системы преобразовывает информацию 0 предварительного анализа и результаты тестового контроля RTK.

Дешифратор 10 формирует информацию предварительного анализа по данным 5 встроенным средств контроля, поступающих с выходов данных регистров 4, 5 и схемы сравнения 11 на выходы которого поступает информация с выходов групп данных регистр 4,5. При несовпадении, элемент 0 сравнения выдает единичный сигнал.

Счетчик 12 формирует сигнал переполнения в момент окончания тестового контроля.

Триггер 13 фиксации служит для фикса- 5 ции состояния тестового контроля, запуска тестового контроля устройств запирания коммутатора 3.

Триггер 14 фиксации предназначен для блокирования регистра 8 по окончанию тес- 0 тового контроля.

Триггеры 15 и 16 тестов предназначены для фиксации реакции устройств на тестовый контроль по переполнению счетчика 12.

5 Элемент ИЛИ 17 служит для формирования сигнала переключения на 2 канал.

Элемент ИЛ И 18 предназначен для формирования сигнала, разрешающего поступ- ление информации 1 канала через

0 коммутатор по сигналам норма с выхода 28 системы или элемента ИЛИ 19, формирующего сигнал переключения на 1 канал.

Элемент ИЛИ 20 предназначен для формирования сигнала на включение тестового

5 контроля по данным предварительного анализа.

Элемент ИЛИ 21 служит для блокирования регистра 6 в случаях, когда предварительный анализ дает однозначное решение.

Элемент ИЛИ 22 предназначен для формирования обобщенного сигнала на включение тестового контроля по данным предварительного анализа или встроенных средств контроля после перестройки на од- ноканальный режим работы.

Элемент ИЛИ 23 предназначен для формирования обобщенного сигнала Сброс.

Элементы И 24 и 25 служат для включения тестового контроля после перестройки на 1 или 2 канал и появления сигнала встроенного средства контроля соответствующего канала.

Формирователь импульсов 27 предназначен для приведения в исходное схемы обнуления регистра предварительного анализа, триггеров 13, 14, 15, 16, счетчика 12. Элемент И 26 предназначен для пропуска несчетный вход счетчика 12 синхроимпульсов по разрешающему сигналу триггера 13 фиксации.

Система работает в 5 режимах (фиг.2): режим 1 - исходное состояние (каналы 1,2 работоспособны), режимы 2,1 и 2.2 - работа на 1,2 канале соответственно (при отказе каналов 2,1 соответственно), режим 3 - тестовый контроль каналов, режим 4 - останов. Переход из режима в режим показан стрелками.

В таблице состояний дешифратора (фиг,5) использованы обозначения:

GM ,0-2 реакция (выходной сигнал) встроенных средств контроля основного и дублирующего устройств соответственно; - ненорма (сбой или устойчивый отказ); Р - реакция элемента сравнения: норма, - несовпадение каналов (сбой элемента бравнения или его устойчивый отказ).

В таблице состояний блока окончательного анализа (фиг.6), использованы обозначения: Ki 1 - сигнал на выходе третьего элемента ИЛИ 19, соответствующий размещению работы на первом канале (основному устройству); сигнал на выходе первого элемента ИЛИ 17, соответствующий разрешению работы на втором канале (дублирующему устройству); RTK1, RTK2 - сигналы на выходах триггеров тестового контроля 15 и 16, - ненорма по результатам тестового контроля; Фдч, Фд2 - физический дефект стройств 1,2 соответственно, СБ - сбой; NBCK - HejjppMa встроенного средства контроля; NCc - ненорма элемента сравнения; (...)одн - однотипная ошибка (Ф9, СБ) в одинаковых разрядах обоих каналов.

Временные диаграммы на фиг.7, 8, 9 соответствуют переходам на режимы: фиг 7:

1-2.2 - 3 - 2.1, фиг.8: 1 - 3 - 1; фиг.9:1 - 3 и зацикливание системы в последнем режиме (до n-кратного повторения тестового контроля).

Предлагаемая система работает в 4 режимах;

1)исходное состояние - при отсутствии сбоев и устойчивых отказов, все элементы памяти обнулены, за исключением регистра

0 6, единичный сигнал на первом выходе 28 которого через элемент ИЛИ 18 разрешает поступление информации первого канала через коммутатор 3 на вход регистра 7, соответственно, на выход 29 данных системы

5 (поз.1 фиг.4);

2)работа на исправном канале (поз. 14, фиг.4):

0 3) тестовый контроль (поз.8 фиг.4);

4) останов (отказ) системы (поз. 17 фиг.4). Кроме того, возможно зацикливание системы анализа в режиме тестового контроля при ненорме встроенных средств контроля

5 обоих каналов на п повторений.

Логика работы системы следующая: исходное состояние системы (поз. 1 фиг.З) оценивается схемой предварительного анализа (ПА) (поз.2 фиг.4) при изменении исходного

0 схема ПА блокирует выход информации (поз.З, фиг.4) и производит оценку ситуации (поз.4, фиг.4). Если ситуация разрешима однозначно, т.е. один из каналов выдает достоверную информацию, производится

5 переключение на этот исправный канал. Переходу 1-2 (фиг.З) соответствуют выходы 3,4 дешифратора 10ПА, показанные в таблице состояний дешифратора (ТДС) фиг.5. Переходу 1-2.2 соответствуют выходы 5,6 де0 шифратора 10ПА (ТДС фиг.5). Кроме того, производится перестройка схемы анализа на одноканальный режим (поз.5-7, фиг,4) и снимается блокировка выхода. Далее система работает на одном из исправных каналов

5 (поз.14, фиг,4). Переходные ситуации (поз.2,3,4,5,6,7) проходят по одному синхроимпульсу практически одновременно, прерывание не происходит. При последующем отказе исправного канала происходит вклю0 ченме схемы тестового контроля (поз.8 фиг.4) (переходы 2.1-3, 2.2-3 фиг.З).

Тестовый контроль также включается при неоднозначной ситуации поданным ПА - выходы 1, 7, 8 дешифратора 7 (ТДС фиг.4),

5 переход 1-3 фиг.9).

По данным тестового контроля производится окончательный анализ ситуации (ОА). Система не отличает сбоев от устойчивых отказов. Уточнение причин ошибки происходит при помощи схемы тестового

контроля. Схема анализа, фиксируя факт ошибки одного из каналов, переключает выход системы на исправный канал. Если при тестовом контроле отказавший ранее канал будет признан исправным, следовательно, 5 по данному каналу произошел сбой. По данным ПА, результатам тестового контроля, текущего режима системы (одноканальный или двухканальный), схема окончательного анализа (ОА) производит перевод пере- 10 стройку системы (поз.8 фиг,4). Возможны следующие ситуации - перевод системы в состояние 2.1,2.2 (фиг.З), При этом алгоритм перевода аналогичен алгоритму перестройки на одноканальный режим при ПА(поз. 10, 15 11, 12, фиг.4) - выходы № 1,2 блока ОА таблицы состояний блока ОА (ТСБ) (фиг.6).

-перевод системы в состояние 1 (фиг.З, выход 4 ТСБ фиг.6 поз. 1 б ветвь нет фиг.4).

20

При окончательной перестройке системы производится сброс всех элементов памяти в исходное, за исключением схемы ОА (поз. 13, 18, фиг.4).

25

При неисправности встроенных средств контроля обоих каналов происходит зацикливание системы в состоянии тестового контроля. Это происходит по следующим причинам: в системе не предус- 30 мотрено тестирование встроенных средств контроля при их одновременном сбое, после проведения тестового контроля система возвращается в исходное 1 (фиг.З). Если сигналы по-прежнему поступают на вход схемы 35 ПА, то вновь повторяются начальные условия включения режима тестового контроля и т.д., что свидетельствует об устойчивом отказе ВСК, ВСК2.

После n-кратного повторения тестового 40 контроля, о чем свидетельствует сигнал на выходе триггера 13, внешняя система прекращает подачу синхроимпульсов и работа данной системы прекращается;

-остановка системы и выдача сигнала 45 на выход (состояние 3, фиг.З, поз. 16 ветвь Да, поз.17, фиг.4, выход МгЗТСб фиг.6). На время включения тестового контроля, система находится в прерывании, информация

на выходе отсутствует. Режим тестового 50 контроля должен заканчиваться восстановлением информации на выходе исправного устройства. В противном случае, на выходе системы пройдет состояние выходов данных устройства на последнем такте тестово- 55 го контроля.

При переходе в различные режимы система работает следующим образом:

Режимы 1-2.2.

(вход 34)

По синхроимпульсу Г меняется информация на выходах данных основного 1 и дублирующего 2 устройств. Информация выходов данных основного и дублирующего устройства и выходов их встроенных средств контроля (ВСК1 и ВСК2 соотв.) по синхроимпульсу фиксируется регистрами 4 и 5 данных. Причем информация на выходах групп данных регистров 4,5 соответствует информации на выходах данных основного и дублирующего устройства, а на выходах данных регистров4.5-ВСК1 и ВСК1 соответственно. С помощью элемента 11 сравнения осуществляется межканальное сравнение информации. Дешифратор преобразовывает информацию ПА. Логика работы дешифратора отображена в ТСД фиг.5. По синхроимпульсу Т4 (вход 37) информация первого канала системы фиксируется регистром 4. выход которого является выходом системы, единичный сигнал на 5,6 выходах регистров 6ПА через элемент ИЛИ 17 переключает коммутатор 3 на 2 канал, поступает на вход блока 9 ОА как информация о перестройке схемы на 2 канал, разрешает прохождение информации ВСК2 через элемент И24, через элемент ИЛИ 21 блокирует регистр ПА. Сигнал норма на выходе 28 системы отсутствует.

Режимы 1-2.1

Аналогично 1-2.2, за исключением того, что задействуются элементы ИЛИ 19, И 25, единичный сигнал с выхода третьего элемента ИЛИ 19 восстанавливает через элемент ИЛИ 18 разрешающий сигнал на втором входе управления коммутатора.

Режимы 2,2-3

При последующем отказе второго канала, единичный сигнал ВСК2 через открытый элемент И 24 и шестой элемент ИЛИ 22 переводит в единичное состояние триггер фиксации 13, единичный сигнал с выхода которого блокирует коммутатор, регистры данных и выходной являются сигналом у включения тестового контроля основного и дублирующего устройств, открывает элемент И 26 для поступления синхроимпульсов Т2 на счетный вход счетчика 12.

За эталонное время, счетчик переполнится и единичный сигнал с его выхода, по- ступает на единичный вход и на синхровходы триггеров тестового контроля 15, 16, которые фиксируют его результаты RTK1 и RTK2 соответственно. RTK1 и RTK2 подаются на входы блока 9 ОА, на остальные входы которого поступает информация с регистра 6ПА. Триггер 14 фиксации единичным сигналом на выходе разрешает поступление информации блока ОА на регистр 3, которая фиксируется по синхроимпульсу Гз (вход 36). Логика работы блока 9 представлена ТСБ фиг.б. По логике окончательного анализа единичный сигнал появляется на одном из выходов регистра 8 ОА, являющихся выходами системы: выход 30 - останов, выход 31 - переключение на 2 канал, выход 32 - переключение на 1 канал, выход 33 - исходное.

Режимы 1-3.

Система работает аналогично, за исключением: единичный сигнал со 2,7,8 выходов регистра б (ТСД фиг.б) через элемент ИЛИ 20 поступает на третий вход элемента ИЛИ22.„

Режимы 3-4.

На 30 выходе системы - сигнал Останов

Режим 3-1.

На 31 выходе системы - сигнал Сброс, который поступает на вход формирователя импульса 27, по импульсу которого происходит обнуление всех элементов памяти, кроме регистра 8, информация которого на дальнейшую работу схемы не повлияет.

Режим 3-21,

На 32 выходе системы - сигнал Сброс к1 по которому происходит сброс, аналогично 4-1. Единичный сигнал поступает на третий вход элемента ИЛИ 19. В дальнейшем - переключение на 1 канал аналогично 1-2.1.

Режимы 3-2.2.

Система работает аналогично режимам 3 2.1, за исключением: задействует элемент ИЛИ 17. Отличие режимов 3-2.1 и 3.2-2 от режимов 1-2.1 и 1-2.2 состоит в следующем: в первом случае на выходах системы сигналы норма, сброс, 1 (2) К, во втором случае - только сброс 1 (2) К.

В предлагаемой системе на порядок уменьшается вероятность ошибочного функционирования, что обеспечивает более широкие возможности для ее применения в аппаратуре отказ устойчивых систем, работающих в реальном масштабе времени.

Формула изобретения

Дублированная вычислительная система, содержащая основной и дублирующий вычислительные блоки, схему сравнения, выходной регистр, счетчик времени, первый триггер фиксации, формирователь импульса, три элемента 1/1 и первый элемент ИЛИ, причем выход переполнения счетчика времени подключен к входу установки первого триггера фиксации, отличающаяся тем, что, с целью повышения надежности системы, в нее введены два регистра данных,

регистр предварительного анализа, регистр окончательного анализа, блок анализа состояния системы, дешифратор, коммутатор, второй триггер фиксации, первый и второй

триггеры тестов и с второго по седьмой элементы ИЛИ, причем информационные выходы первого и второго регистров данных подключены к первому и второму соответственно информационным входам схемы

0 сравнения и коммутатора, первый управляющий вход которого подключен к выходу первого элемента ИЛИ и к первым входам первого элемента И и второго элемента ИЛИ, старшие разряды выходов первого и

5 второго регистров данных подключены к одноименным разрядам входа дешифратора и к информационным входам соответственно первого и второго триггеров тестов, синх- ровходы которых подключены к выходу пе0 реполнения счетчика времени, выходы первого и второго триггеров теста, первого и третьего элементов ИЛИ и все, кроме старшего, разряды выхода регистра предварительного анализа подключены к

5 соответствующим разрядам информационного входа блока анализа состояния системы, выход которого соединен с информационным входом регистра тельного анализа, выход третьего элемента

0 ИЛИ подключен к первым входам вторых элементов И и ИЛИ и первому входу пятого элемента ИЛИ, второй вход которого подключен к выходу старшего разряда регистра предварительного анализа, а выход пятого

5 элемента ИЛИ соединен с вторым управляющим входом коммутатора, выход которого соединен с информационным входом выходного регистра, выход которого является информационным выходом системы, выхо0 ды первого и второго элементов И и четвертого элемента ИЛИ подключены к соответствующим входам шестого элемента ИЛИ, выход которого соединен с установочным входом второго триггера фиксации, вы5 ход которого подключен к входам строба основного и дублирующего вычислительных блоков, первого и второго регистров данных, выходного регистра и коммутатора и к первому входу третьего элемента И, выход

0 которого соединен со счетным входом счетчика времени, выход схемы сравнения подключен к третьему разряду входа дешифратора, выход которого соединен с информационным входом регистра предва5 рительного анализа, вход строба которого соединен с выходом второго элемента ИЛИ, а первый, второй и седьмой разряды выхода - с первым - третьим входами соответственно четвертого элемента ИЛИ, выходы третьего, четвертого и пятого, шестого

разрядов выхода регистра предварительного анализа соединены с первыми и вторыми входами соответственно первого и третьего элементов ИЛИ, выход первого триггера фиксации подключен к входу строба регистра окончательного анализа, информационный выход которого является диагностическим выходом системы, пер- вый-третий разряды которого соединены с одноименными входами седьмого элемента ИЛИ, а второй и третий разряды - с третьими входами третьего и первого элементов ИЛИ соответственно, выход седьмого элемента ИЛИ подключен к входу управления формирователя импульса, выход которого соединен с входами сброса счетчика времени, первого и второго триггеров фиксации, первого и второго триггеров тестов и регистра предварительного анализа, информационные выходы и выходы встроенного

контроля основного и дублирующего вычислительных блоков подключены к первым и вторым информационным входам соответственно первого и второго регистров данных, а управляющие выходы тестового контроля основного и дублирующего вычислительных блоков подключены к вторым входам соответственно первого и второго элементов И, первый синхронизирующий

вход системы подключен к тактовым входам основного и дублирующего блоков, второй синхронизирующий вход системы подключен к синхровходам первого и второго регистров данных и второму входу третьего

элемента И, третий синхронизирующий вход системы подключен к синхровходам регистров предварительного и окончательного анализа, а четвертый синхронизирующий вход системы является синхровходом

выходного регистра.

Фиг. 2

(риг.З

со

Ј

со со г

WtftlHt) 0 8H USUJ hHOH8 ТШ11В ППНКВШШ CtlflllgtJl

Ј 8пф ,

BdomBddintnjg пп аош:о5

829С82.1

%-гпф

J

Щ ГйТТ

лит- лит

XZ7

je

V7

YZ

- Ж

Ж

Х

Т

Т IT

1Г

т

Т

,4V

j

61

:iv

т

т

I Г

Ь гъсЬ

6 ог s

OV

«

к

л

VI

И7

У м 4Х

IEI5C

2

У

ТйГЗДГ

и г 1

1 Г

В г

и т

Ј9СШ

ik 6+

«

81

V

Ч(

V

63

0)

« а

3

к

«

3

JlJ1I(L

IIВB..

V-1- --Я--- J- - - Л ---1n -- J&

L . I.

.Я

(.„ -П

5 ZDC)

WL т

u

A.Y:

. „/rirDCZDr DCr / IDC

IL ft ... flIL

. x rxrzxr:.

/7K

A.Y:

cpaz.9