Многоканальное устройство для программного управления технологическими процессами Советский патент 1992 года по МПК G05B19/18 

Изобретение относится к автоматике и вычислительной технике и может найти применение в распределенных системах программного управления, программируемых контроллерах, станках с числовым программным управлением, АСУ технологическими процессами.

Известен программируемый контроллер, содержащий блок памяти, регистр адреса,выходныерегистры, демультиплексоры, генератор, блок элементов И, элементы И, ИЛИ.

Недостатком известного устройства являются избыточность блока памяти и отсутстЁие средств передачи управления на аналогичные устройства.

Известна система для программного управления, содержащая каналы, а в каждом канале - блок памяти, блок проверки условий, реп ;тр адреса, два триггера, два элемента ИЛИ, элемент НЕ.

В известной системе взаимодействие между каналами организовано в виде команд передачи управления в одном направлении, что ограничивает класс обменных взаимодействий и увеличивает время взаимодействия, а также снижает надежность системы. Снижение надежности системы

VJ

со Ь ю

о

обусловлено тем, что при отказе отдельного канала отсутствует возможность его обхода.

Известно многоканальное устройство для программного управления, содержащее каналы, блок основной памяти, шину данных, шину адреса, шину управления, группу арбитрон шин, блок элементов ИЛИ, причем, 1-й (, N) канал устройства содержит блок памяти команд, регистр адреса, регистр команд, мультиплексор логических ус лс вий7коммутатор адреса.

, НеДЬбтаткЪ м известного устрйоства являются ограниченная область применения, обусловленная низкой пропускной способностью, а также низкой надежностью функционирования устройства.

Низкая пропускная способност обусловлена строго последовательным принципом работы отдельных каналов устройства.

Низкая надежность функционирования устройства обусловлена невозможностью передачи команд управления при отказе одного из каналов устройства.

Наиболее близким по технической сущности и достигаемому положительному эффекту к предлагаемому изобретению является многоканальное устройство рас- поеделенпой системы для программного управления технологическими процессами, содержащее каналы, а в каждом канале блок памяти программ, коммутатор адреса, регистр адреса, мультиплексор логических условий, блок памяти константы, входной мультиплексор, выходной демультиплек- сор, блок синхронизации, два блока элементов И, четыре элемента И.

Недостатком известного устройства является низкая надежность, обусловленная невозможностью передачи команд управления при отказе отдельных каналов устройства.

Целью изобретения является повышение надежности функционирования устройства.

Поставленная цель достигается тем, что многоканальное устройство для программного управления технологическими процессами, содержащее каналы, а в каждом канале блок памяти программ, первый буферный запоминающий блок, блок памяти константы, блок синхронизации, коммутатор адреса, регистр адреса, регистр команд, выходной регистр, схему сравнения, мультиплексор логических условий, мультиплексор блок элементов И, блок элементов ИЛИ, элемент ИЛИ, причем, выход коммутатора адреса соединен с информационным входом регистра адреса, выход которого соединен с входом блока памяти программ, выход которого соединен с информацион-

-

ным входом регистра команд, выход поля проверяемых логических условий регистра команд соединен с первым информационным входом мультиплексора логических ус- ловий, выход которого соединен с модифицированным входом адерса первого информационного входа коммутатора адреса, выход поля модифицируемого разряда адреса регистра команд соединен с вторым

10 информационным входом мультиплексора

логических условий, управляющий вход которого соединен с входом логических условий канала, выход поля немодифицируемых разрядов регистра команд соединен с вхо15 дом немодифицируемых разрядов адреса первого информационного входа коммутатора адреса, первый выход блока синхронизации соединен с синхронизирующим входом регистра адреса, выход первого по20 ля входного регистра соединен с первым входом схемы сравнения, второй вход которой соединен с выходом блока памяти константы, выход схемы сравнения соединен с управляющим входом мультиплексора, вы25 ход которого соединен с информационным и первым управляющим входами первого буферного запоминающего блока, информационный выход которого соединен с вторым информационным входом коммутатора

30 адреса, управляющий выход первого буферного запоминающего блока соединен с первым входом блока синхронизации, второй выход которого соединен с синхронизирующим входом регистру команд, выход метки

35 признака конца программы которого соединен с прямым и инверсным управляющими входами коммутатора адреса, вторым входом блока синхронизации и вторым управляющим входом буферного запоминающего

40 блока, тактовый вход которого соединен с третьим выходом блока синхронизации, вход кода программы 1-го (I 1. N) канала соединен с первым информационным входом мультиплексора, информационный вы45 ход j-ro(j 1,N-1) канала соединен с вторым информационным входом (|+1)-го канала, группа выходов первого поля входного регистра соединена с вторым информационным входом мультиплексора, группой

50 информационных входов блока элементов И и с группой входой элемента ИЛИ, выход которого соединен с третьим входом блока синхронизации, группа выходов второго поля входного регистра соединена с второй

55 группой входов элемента ИЛИ и группой информационных входов блока элементов И, инверсный управляющий вход которого соединен с выходом схемы сравнения и дополнения, в каждый канал введены входной

мультиплексор, первый и второй демультиплексоры, коммутатор, второй блок элементов И, второй буферный запоминающий блок, триггер отказа, триггер фиксации отказа левого канала, триггер фиксации отказа правого канала, причем, первый информационный вход К-ro (К 2, N) канала соединен с информационным выходом (К-1)- го канала, первый информационный вход первого канала соединен с информационным выходом N-ro канала, первый информа- ционный вход 1-го (i - 1.N) канала соединен с первым информационным входом входного мультиплексора и с группой информационных- входов второго блока элементов И. выход которого соединен с первой группой входов блока элементов ИЛИ, выход вход- ного мультиплексора соединен с информационным и синхронизирующим входами входного регистра и входом считываний блока памяти константы, выход метки - при- знака передачи управления регистра команд соединен с управляющим входом первого демультиплексора, прямым и инверсным управляющими входами коммутатора, первым управляющим входом второго буферного запоминающего блока, группа информационных выходов которого соединена с первой группой инфорамционных входов коммутатора, второй управляющий вход второго буферного запоминающего блока соединен с выходом схемы сравнения, выходы первого блока элементов И соединены с информационными входами второго буферного запоминающего блока, управляющий выход которого соединен с третьим управляющим входом первого буферного запоминающего блока и с четвертым управляющим входом блока синхронизации, группа выходов операционного поля регистра команд соединена с группой информационных входов первого демультиплексора, группа первых выходов которого соединена с группой управляющих выходов канала, вторая группа выходов первого демультиплексора соединена с вто- рой группой информационных входов коммутатора, выход которого и четвертый выход блока синхронизации соединен с информационным входом второго демультиплексора, первый выход которого соединен с первым информационным выходом канала, управляющий выход первого буферного запоминающего блока соединен с пятым входом блока синхронизации, вторая группа выходов второго демультиплексора соеди- нена с второй группой входов блока элементов ИЛИ, выход которого соединен с вторым информационным выходом канала, первый управляющий вход i-ro (i 1, N) канала соединен с S-входом триггера отказа, прямой

выход которого соединен с шестым входом блока синхронизации и вторым управляющим выходом 1-го (I 1. N) канала, второй управляющий выход v-ro канала (v- 2, N-1) соединен с вторым управляющим входом ( V- +1)-го канала и третьим управляющим входом ( v- -1)-го канала, второй управляющий выход первого канала соединен с вторым управляющим входом второго канала и третьим упарвляющим входом N-ro канала, второй упавляющий вход которого соединен с вторым управляющим входом первого канала и третьим управляющим входом (N- 1)-гр канала, второй управляющий вход i-ro (i 1,N) канала соединен с S-выходом триггера фиксации отказа левого канала, прямой выход которого соединен с управляющим входом входного мультиплексора, третий выход блока синхронизации боединен с тактовым входом второго буферного блока, третий управляющий вход 1-го канала соединен с S-входом триггера фиксации отказа правого канала, прямой выход которого соединен с управляющим входом второго демультиплексора, второй информационный выход 1-го ( ,N-2) канала соединен с вторым информационным входом (+2)-го канала, второй информационный выход (N-1)-ro канала соединен с вторым информационным выходом N-ro канала, с вторым информационным входом второго канала, второй информационный вход 1-го (,N) канала соединен с второй группой информационных входов входного мультиплексора.

Сущность изобретения состоит в следующем.

Программа, выполняемая 1-м (,N) каналом устройства, состоит из двух подмножеств команд: команд MI управления и команд М2 обмена, причем, П М2.

Форман команды может быть представлен как:

М2 Ml А2Э4 Мп,

где AI - код (номер) канала приемника информации;

А2 - метка-признак передачи управления (команды обмена);

9й - знак сцепления отдельных кодов.

Отдельные каналы устройства соединены между собой таким образом, что образуют кольцевую структуру.

Кроме того, соединены через одного, что позволяет осуществлять передачу команд обмена (передачи управления) транзи- стом, минуя отказами канал.

Введение второго буферного запоминающего блока и обусловленных им связей

необходимо для временного хранения передаваемых транзитов команд обмена.

Введение входного мультиплексора и обусловленных им связей необходимо для перекоммутации входного потока при отказе предыдущего канала устройства.

Введение первого демультиплексора и обусловленных им связей необходимо для разделения команд в зависимости от их типа.

Введение коммутатора, второго демультиплексора и обусловленных ими связей необходимо для коммутации команд управления в зависимости от состояния последующего канала.

Введение триггера отказа/триггеров фиксации отказа левого и правого каналов необходимо для идентификации состояния каналов и организации передачи информации.

В известных технических реШениях отсутствует указанная выше совокупность конструктивных признаков и вследствие этого отсутствует возможность обмена командами передачи управления между каналами в зависимости от внешних условий, например, при отказах отдельных каналов, что ограничивает область их целесообразного применения.

Введение указанной выше совокупности конструктивных признаков в предложенном многоканальном устройстве позволяет организовать динамическую адаптацию структуры устройства.

На фиг, 1 представлена функциональная схема 1-го канала (,N) многоканального устройства для программного управления технологическими процессами; на фиг.2 - функциональная схема второго буферного запоминающего блока; на фиг.З -функциональная схема первого буферного запоминающего блока; на фиг.4 - функциональная запоминающая схема блока синхронизации; на фиг.ба - структурная схема многока- нального устройства с условным выделением коммутаторов (К); на фиг,5б - примеры прохождения информации в канале в зависимости от состояний отдельных каналов: нет отказа, об отказе собственного канала, при отказе предшествующего (левого) канала, при отказе последующего (правого) канала.

1-й (i 1, N) канал устройства (фиг.1) содержит блок памяти программы 1. второй буферный запоминающий блок 2, первый буферный запоминающий блок 3, регистр 4 адреса, регистр 5 команд с полями : 5.1 - логических условий, 5.2 - модифицируемого разряда адреса, 5 3 - немодифицируемых разрядов адреса, 5.4 - признака передачи

управления, 5.5 - операционным полем, 5.6 - признака конца программы, входной регистр б, блок памяти 7 константы, входной мультиплексор 8, мультиплексор 9. первый

демультиплексор 10, второй демультиплек- сор 11, блок синхронизации 12, схему сравнения 13, коммутатор 14 адреса, коммутатор 15, первый блок элементов И 16, второй блок элементов И 17, мультиплексор

18 логических условий, триггер 19 фиксации отказа левого канала, триггер 20 фиксации отказа правого канала, триггер 21 отказа, блок элементов ИЛИ 22, элемент ИЛИ 23, вход 24 кода программы, первый информациоиный вход 25 канала, второй информационный вход 26 канала, первый управляющий вход 27. второй 28 и третий 29 упавляющие входы, пход 30 логических условий, первый управляющий выход 31, первый 32, второй 33 информационные выходы, второй управляющий выход 34 канала. Второй буферный запоминающий блок

2(фиг.2) содержит блок регистров 35.1-35.1 (I - глубина очереди), группу блоков элементов ИЛИ 36.1-36,1-1 демультиплексор 37, блок элементов И-НЕ 38.1-38.1, блок элементов И 39.1-39.1. блок элементов ИЛИ 40.1-40.1, первый 41 и второй 42 элементы И, элемент ИЛИ 43.

Первый буферный запоминающий блок

3(фиг.З) содержит блок регистров 44.1-44.К (где К - глубина очереди), группу блоков элементов ИЛИ 45.1-45.К-1. блок элементов И-НЕ 46.1-46.К, блок элементов И 47.147.К, блок элементов ИЛИ 48.1-48.К, демультиплексор 49, первый 50 и второй 51, третий 52 элементы И, первый 53 и второй 54 элементы ИЛИ, одновибратор 55, управляющий выход 56.

Блок синхронизации 12 (фиг.4) содержит триггер 57 запуска, генератор 58 тактовых импульсов, счетчик 59, дешифратор 60, первый элемент ИЛИ 61, первый элемент И 62, второй элемент ИЛИ 63 и второй элемент И 64.

Работа многоканального устройства для программного управления технологическими процессами возможна в следующих режима: режиме обработки собственных

команд управления; режиме выдачи команд обмена; режима приема и обработки команд обмена; режиме функционирования при появлении отказов в отдельных каналах устройства.

Т.к. в многоканальном устройстве кана- лы идентичны и могут работать независимо, то работу устройства рассмотрим на примере работы отдельного канала.

В исходном состоянии элементы памяти канала находятся в нулевом состоянии (за исключением разряда регистра 5 команд, определяющего признак конца программы - поле 5.6). Перед началом работы элементы памяти устанавливаются в нулевое состояние (цепи обнаружения не показаны).

В блоке памяти 7 константы (номера канала) записан код, определяющий местоположение канала в устройстве, построенном в виде кольцевой структуры на основе однотипных каналов. Этот код является идентификатор канала.

Режим обработки собственных команд.

Работа канала в этом режиме начинается при поступлении на вход 24 начального адреса программы. Одновременно, с начальным адресом команды на вход 24 подается импульс синхронизации. Информация о начале выполнения программы подается на вход мультиплексора 9 (фиг,1). Т.к. на выходе элемента сравнения 13 присутствует сигнал логического нуля, то поступает на управляющий вход мультиплексора 9, разрешает, тем самым, прохождение через него информации с входа 24 канала:

Начальный адрес программы поступает на информационный вход буферного запоминающего блока 3 (фиг.З). Блок регистров 44.1-44.К (где К - глубина очереди) находится в нулевом состоянии и на выходах элементов И-НЕ 46.1-46.К присутствуют сигналы логического нуля, которые, поступая на адресный вход демультиплексора 49. разрешают поступление кода программ на информационный вход регистра 44,1 через блок Э.лементов ИЛИ 45.1. Синхронизирующий импульс, поступающий через элемент И 52 и элемент ИЛИ 48.1 на синхронизирующий вход регистра 44.1, разрешает запись кода программы. Состояние регистра 44,1 будет отличным от нулевого и на выходе элемента И-НЕ 46.1 появляется сигнал логической единицы. Этот сигнал определит изменение адресного кода на входе демультиплексора 49 и, тем самым, подготовит запись очередного кода программы в регистр 44.2. Кроме того, сигнал логической единицы образуется на выходе элемента ИЛИ 53, сигнал с выхода которого поступает на управляющий выход 56 буферного запоминающего блока 3 (фиг. 1), который затем поступает на вход блока синхронизации 12 и через элемент ИЛИ 61 устанавливает в единичное состояние триггер 57 запуска (фиг 4). На управляющем входе генератора 58 тактовых импульсов появляется сигнал логической единицы. Генератор 58 формирует тактовые импульсы. Первый тактовый импульс с выхода блока синхронизации 12 (фиг. 1) поступает на синхронизирующий вход регистра 4 адреса, В поле 5.6 регистра 5 5 команд присутствует признак окончания предыдущей программы. Эта метка поступает на управляющие входы коммутатора 14 адреса и разрешает, тем самым, проходящие коды программы .с информационного

0 выхода буферного запоминающего блока 3 (фиг.1) через коммутатор 14 адреса на информационный вход регистра 4 адреса По первому тактовому импульсу с выхода блока синхронизации 12 код программы (адрес

5 первой команды) с выхода регистра 44.1 (фиг.З) буферного запоминающего блока 3 будет занесен в регистр 4 адреса. Будет проведено обращение к блоку памяти программы 1. По второму тактовому импульсу с

0 выхода блока синхронизации 12 сосчитанная команда будет занесена в регистр 5 команд.

Формат занесенной в регистр 5 команды содержит код проверяемого логического

5 условия X (если команда является командой ветвления) (поле 5.1), модифицируемый разряд адерса Ам (поле 5.2), код немодифициру- емых разрядов адреса Пи (поле 5.3), метку-признак Мп передачи управления (по0 ле 5.4), В данном режиме Мп 0, код опера- ционной команды 04 (поле 5.5) и метка-признак конца программы Мк(Мк 0). Т.к. Мп 0, то операционная часть команды с поля 5.5 регистра 5 команд посту5 пает через демультиплексор 10 на выход 31 канала для управления технологическим процессом, например, разворотом антенной решетки.

Переход к выполнению очередной ко0 манды осуществляется следующим образом.

Если сосчитанная команда не является командой ветвления, то адрес очередной команды полностью определяется содержи5 -мым полей 5.2 и 5.3 регистра 5 команд (фиг.1):

А .

где Аи - код немодифицируемой части адреса;

0 Ам - кодифицируемый разряд адреса; s - знак конкатенации (сцепления). Этот адрес поступает на информационный вход коммутатора 14 адреса и по такто- пому импульсу очередной импульсной 5 последовательности, поступающему на синхронизирующий вход регистра 4 адреса, заносится в него. Далее канал функционирует аналогично рассмотренному.

Если сосчитанная команда является командой ветвления, то в поле 5.1 регистра 5

команд заносится код проверяемого логического условия, определяющий дальнейший ход процесса управления. Логическое условие поступает с входа 30 канала. Модифицируемый разряд адреса Ам 0 может быть промодифицирован поступившим условием мультиплексором 18 логических условий. Сформированный код адреса очередной команды через коммутатор 14 адреса по тактовому импульсу заносится в регистр 4 адреса и производит по нему выборку очередной команды из блока памяти 1. Далее, канал функционирует аналогично рассмотренному,

В процессе функционирования 1-й ка- нал (1 1 ,N) устройства может выдать в (i+1)- й канал команду передачи управления, команду обмена.

Режим выдачи команд обмена.

В этот режиме функционирования в ре- гистр 5 команд заносится команда, формат которой содержит в поле 5.4 метку-признак передачи управления Мп 1 (фиг.бб).

В этом случае поле 5.5 регистра 5 команд содержит вместо операционной части команды код команды обмена, содержащей код номера канала-приемника информации МПр и кода номера команды ММк. Этот код через коммутатор 15 и демультиплексор 11 поступает на выход 32 канала (фиг.1) к со- седнему каналу устройства (фиг.5а). Одновременно с выдачей команды обмена с выхода блока синхронизации 12 выдается импульс для организации начала работы соседнего канала. Далее канал функциониру- ет аналогичным образом.

Режим приема и обработки команд обмена.

Код команды обмена с выхода 32 i-ro (,N) канала поступает на вход 25 (i+1)-ro канала (фиг.1). С входа 25 код команды ofcV мена через мультиплексор 8 поступает на информационный вход регистра 6. По поступающему импульсу код команды обмена будет занесен в регистр 6 и одновременно с этим, будет произведено обращение к блоку памяти 7 константы. Блок памяти 7 константы содержит код номера канала, определяющего его местоположение в кольцевой структуре устройства.

Если код номера канала-приемника МПр команды обмена совпадаете идентификатором канала (хранимом в блоке памяти 7 кон- стан гы), на выходе схемы сравнения 13 формируется сигнал логической единицы. Этот сигнал поступает на управляющий вход мультиплексора 9, к коду номера команды Ммк с выхода поля регистра 6 будет занесен в один из регистров 44 j 0 1.К) буферного запоминающего блока 3 (фиг.З) и

далее, обсужден в порядке поступления запросов аналогичного рассмотренному ранее.

Если (1+1)-й канал устройства не был занят обработкой команд, то производится запуск блока синхронизации 12 следующим образом.

При занесении команды обмена в регистр б, на выходе элемента ИЛИ 23 формируется сигнал логической единицы, поступающий на вход блока синхронизации 12. Этот сигнал поступает через элемент ИЛИ 61 (фиг.4)на S-входтриггера 57 запуска и устанавливает его в единичное состояние. Генератор 58 начинает формировать тактовые импульсы для синхронизации работы канала.

При появлении сигнала на выходе схемы сравнения 13, идентифицирующего принадлежность пришедшего сообщения (кода номера команды) данному каналу, операционная часть сообщения с выхода второго поля регистра 6 через мультиплексор 9 поступает на информационный вход буферного запоминающего блока 3. При поступлении тактового импульса с выхода блока синхронизации заносится в зависимости от состояния очереди, и один из регистров блока регистров 44.1-44.К {фиг.З). Далее, поступившее сообщение (код номера программы) начинает обслуживаться по мере обработки предыдущих программ.

При окончании обслуживания предыдущей программы на выходе поля 5.6 регистра 5 команд выдается метка-признак конца программы. Эта метка поступает на управляющие входы коммутатора 14 адреса (фиг,1) и разрешает, тем самым, прохождение очередного кода программы с выхода буферного запоминающего блока 3. Эта же метка поступает на управляющий вход буферного запоминающего блока 3 (фиг.З). На выходе одновибратора 55 формируется импульс, поступающий через элементы ИЛИ 48.1-48.К на синхронизирующие входы блока регистров 44.1-44.К, в результате чего происходит сдвиг информации. При поступлении тактовбго импульса с выхода блока синхронизации 12 на синхровход регистра 4 адреса информации первого регистра 44,1 буферного запоминающего блока 3 буфера занесена в него и в дальнейшем происходит обработка аналогично рассмотренному ранее,

При несовпадении кодов номеров канала с кодом номера приемника информации на входе схемы сравнния 13 будет сигнал логического нуля. Этот сигнал поступает на инверсный управляющий вход блока эле- jvieHTOB И 16 и поступившее сообщение с

выходов полей регистра 6 при поступлении тактового импульса в буферный запоминающий блок 2 (фиг.2).

Буферный запоминающий блок 2 (фиг,2) функционирует следующим образом.

Передаваемая транзитом через канал информация с информационного входа буферного запоминающего блока 2 поступает на информационный вход демультиплексо- ра 37. Блок регистров 35.1-35.1 (где I - глубина очереди), в исходном состоянии формирует на выходах элементов И-НЕ 38.1-38.1 сигналы логического нуля. Эти сигналы, поступая на управляющий вход де- мультиплексора 37, определяют порядок занесения информации в блок регистров 35.1-35.1. В данном случае процедура занесения информаици строго последовательная, начиная с регистра 35.1-35.1. т.е. реализуется дисциплина обслуживания первым пришел-первым обслужен (F1FO).

Буферный запоминающий блок 2 функционирует в двух режимах: режиме записи информации и режиме сдвига (выдачи информации).

В режиме записи информации управляющий сигнал с выхода схемы сравнния 13 (фиг.1) поступает на инверсный вход элемента И 41 и по приходу тактового импульса о выходе блока синхронизации 12 на выходе элемента И 41 (фиг.2) формируется импульс. Этот импульс поступает на управляющие входы элементов И 39.1-39.1. При нулевом состоянии регистров 35.1-35.1 этот импульс через элементы ИЛИ 40.1-40.1 поступает на синхронизирующие входы регистров 35.1- 35.1, производя запись информации с информационного входа блока 2 в тот регистр, который является по очереди пустым.

В режиме сдвига инфорамциис выхода 5.4 регистра 5 команд (выдача команды обмена от данного канала имеет .приоритет по отношению к транзитным командам обмена) поступает на инверсный управляющий вход коммутатора 15 и управляющий вход буферного запоминающего блока 2. С управляющего входа блока 2 (фиг.2) этот сигнал поступает на инверсный вход элемента И 42 и при поступлении тактового импульса на выходе элемента И 42 образуется сигнал, блокирующий демультиплексор 37 и поступающий через элементы ИЛИ 40.1-40.1 на синхронизирующие входы блока регистров 35.1-35.1. Производится сдвиг информации.

При выдаче тактового импульса с выходов блока синхронизации 12 информация с выхода буферного запоминающего блока 2 через коммутатор 15 поступает на вход де- мультиплексора 11, В зависимости от состояния последующего канала, определяемого

триггером 20, информация выдается на выход 32 к (+1)-му каналу, а при его отказе через блок элементов ИЛИ 22 (фиг.1) на вход 33 к (+2)му каналу.

5Далее устройство функционирует аналогичным образом.

Режим функционирования при появлении отказов в отдельных каналах устройства.

0 Функционирование каждого канала контролируется, например,-на основе контроля на четность (на фиг.1 не показано). При обнаружении отказа его признак поступает на вход 27 канала и переводит триггер 21

5 отказа в единичное состояние. Сигнал логической единицы с прямого выхода триггера 21 поступает на вход блока синхронизаации 12 (фиг.4), который через элемент ИЛИ 63 устанавливает триггер 57 запуска в нулевое

0 состояние.

Управляющий сигнал отказа канала с прямого выхода триггера 21 поступает на вход 34 канала для перехода к формированию команд каналами, исключающими воз5 можность обращения к -му каналу на основе анализа логический усилий. Кроме того, управляющий сигнал отказа канала поступает на управляющий вход блока элементов И 17 и входная информация с входа 26

0 через блок элементов И 17 и блок элементов ИЛИ 22 поступает транзитом от(И)-го канала к ((-Н)-му каналу (фиг.56) и далее в зависимости от состояний последующих каналов.

5 Отказ левого канала идентифицируется поступлением сигнала на вход 28.п. Этот сигнал переводит триггер 19 в единичное состояние. Сигнал логической единицы с прямого выхода триггера 19 поступает на

0 управляющий вход мультиплексора 8 и, тем самым, осуществляет перекоммутацию информационных входов с (Ы)-го канала (отказавшего) на (-2)-й канал (фиг.56).

При отказе правого канала на вход 29

5 поступает сигнал, устанавливающий триггер 20 отказа в единичное состояние. Сигнал с прямого выхода триггера 20 поступает на управляющий входдемультиплексора 11 Выходная информация с 1-го канала будет

0 поступать на выход 32 к (|+1)-му каналу, а через блок элементов ИЛИ 22 на выход 33 к (+2)-му каналу.

Далее устройство функционирует в одном из описанных режимов.

5 Окончание процессов функционирова ния канала заключется в следующем

Метка-приказ конца программы формирования управляющей последовательности с выхода 5.6 регистра команд поступает на вход блока 12 синхронизации (фиг 1,4) С

выхода блока 12 синхронизации сигнал логической единицы поступает на вход элемента И 62. Если очередь поступивших на обслуживание запросов в буферном запоминающем блоке 3 (фиг.З) пуста, то на выходе элемента ИЛИ 53 будет сигнал логического нуля. Этот сигнал, а также сигнал логического нуля с пустой очереди запросов буферного запоминающего блока 2 (фиг.2) с выхода элемента ИЛИ 43 поступает на инверсные входы элемента И 64 (фиг.4). Сигнал логической единицы с выхода элементов И 64 поступает на вход элемента И 62 блока 12 синхронизации (фиг.4).

Если регистр 6 находится в нулевом состоянии (нет входной информации) на выход элемента ИЛИ 23 поступает сигнал логического нуля. Этот сигнал поступает на инвер- сный вход элемента И 62 блока синхронизации f2 и разрешает, тем самым, обнуление триггера 57. На этом канал завершает свою работу.

Формула изобретения Многоканальное устройство для программного управления технологическими процессами, содержащее в каждом канале блок памяти программ, первый буферный запоминающий блок, блок памяти константы, блок синхронизации, коммутатор адреса, регистр адреса, регистр команд, входной регистр, схему сравнения, мультиплексор логических условий, мультиплексор, блок элементов И, блок элементов 1/1Л И, элемент ИЛИ, причем выход коммутатора адреса соединен с информационным входом регистра адреса, выход которого соединен с входом блока памяти программ, выход которого соединен с информационным входом регистра команд, выход поля проверяемых логических условий регистра команд соединен с первым информационным входом мультиплексора логических условий, выход которого соединен с модифицируемым входом адреса первого информационного входа коммутатора адреса, выход поля модифицируемого разряда адреса регистра команд соединен с вторым информационным входом мультиплексора логических условий, управляющий вход которого соединен с входом логических условий канала, выход поля немодифицируемых разрядов регистра команд соединен с входом немодифицируемых разрядов адреса первого информационного входа коммутатора адреса, первый выход блока синхронизации соединен с синхронизирующим входом регистра адреса, выход первого поля входного регистра соединен с первым входом схемы сравнения, второй вход которой соединен с выходом блока памяти константы, выход

схемы сравнения соединен с управляющим входом мультиплексора, выход которого соединен с информационным и с первым управляющим входом первого буферного

запоминающего блока, информационный выход которого соединен с вторым информационным входом коммутатора адреса, уп- равляющий выход первого буферного запоминающего блока соединен с первым

0 входом блока синхронизации, второй выход которого соединен с синхронизирующим входом регистра команд, выход метки признака конца программы которого соединен с прямым и инверсным управляющими вхо5 дами коммутатора адреса, вторым входом блока синхронизации и вторым управляющим входом буферного запоминающего блока, тактовый вход которого соединен с третьим выходом блока синхронизации.

0 вход кода программы 1-го (I 1, N) канала соединен с первым информационным входом мультиплексора, информационный выход j-ro 0 1. N-1) канала соединен с вторым информационным входом Q+1}-ro канала,

5 группа выходов первого поля входного регистра соединена с вторым информационным входом Мультиплексора, группой информаицонных входов блока элементов И с группой входов блока элементов И и с

0 группой входов элемента ИЛИ, выход которого соединена с третьим входом блока синхронизации, группа выходов второго поля входного регистра соединена с второй группой входов элемента ИЛИ и с группой ин5 формационных входов блока элементов И, инверсный управляющий вход которого соединен с выходом схемы сравнения, отличающееся тем, что, с целью повышения надежности функционирова0 ния, дополнительно в каждый канал введены входной мультиплексор, первый и второй демультиплексоры, коммутатор, второй блок элементов И, второй буферный запоминающий блок, триггер отказа, триггер

5 фиксации отказа левого канала, триггер фиксации отказа правого канала, причем первый информационный вход К-го (К 2, N) канала соединен с информационным выходом (К- 1)-го канала, первый информацион0 ный вход первого канала соединен с информационным выходом N-ro канала, первый информационный вход 1-го (i 1.N) канала соединен с первым информационным входом входного мультиплексора и с

5 группой информационных входов второго блока элементов И. выход которого соединен с первой группой входов блока элементов ИЛИ, выход входного мультиплексора соединен с информационным и синхронизирующим входами входного регистра, синхронизирующий вход входного регистра соединен с входом считывания блока памяти константы, выход метки-признака передачи управления регистра команд соединен с управляющим входом первого демультиплек- сора, прямым и и инверсным управляющими входами коммутатора, первым управляющим входом второго буферно- го запоминающего блока, группа информационных выходов которого соёди- нена с первой группой информационных входов коммутатора, второй управляющий вход второго буферного запоминающего блока соединен с выходом схемы Сравнения, выходы первого блока элементов И со- единены с информационными входами второго буферного запоминающего блока, управляющий выход которого соединен с третьим управляющим входом первого буферного запоминающего блока, и с четвер- тым входом блока синхронизации, группа выходов операционного поля регистра команд соединена с группой информационных входов первого демультиплексора, первая группа выходов которого соединена с группой управляющих выходов канала, вторая группа выходов первого демультиплексора соединена с второй группой информационных входов коммутатора, выход которого и четвертый выход блока синхро- низации соединены с информационным входом второго демультиплексора, первый выход которого соединен с первым информационным выходом канала, управляющий выход первого буферного запоминающего блока соединен с пятым входом блока синхронизации, вторая группа выходов второго демультиплексора соединена с второй группой входов блока элементов ИЛЙг выход которого соединен с вторым информацией-

ным выходом канала, первый управляющий вход i-го (I 1, N) канала соединен с S-вхо- дом триггера отказа, прямой выход которого соединен с шестым входом блока синхронизации и вторым управляющим выходом 1-го О 1,N) канала, второй управляющий выход v-ro канала (v 2, N - 1) соединен с вторым управляющим входом ( V +1)-го канала и третьим управляющим входом (V- 1)-го канала, второй управляющий выход первого канала соединен с вторым управляющим входом второго канала и третьим управля- щим входом N-ro канала, второй управляющий вход которого соединен с вторым управляющим входом первого канала и третьим управляющим входом (1М-1)-го канала, второй управляющий вход 1-го (N-ro) (I 1,N) канала соединен с S-вы-ходом триггера фиксации отказа левого канала, прямой выход которого соединен с управляющим входом входного мультиплексора, третий выход блока синхронизации соединен с тактовым входом второго буферного запоминающего блока, третий управляющий вход 1-го канала соединен с S-входом триггера фиксации отказа правого канала, прямой выход которого соединен с управляющим входом второго демультиплексора. второй информационный выход 1-го (I 1, N - 2) канала соединен с вторым информационным входом (I + 2)-го канала, второй информационный выход (N - 1)-го канала соединен с вторым информационным входом первого канала, второй информационный выход N-ro канала соединен с вторым информационным входом второго канала, второй информационный вход i-ro(l 1, N) канала соединен с второй группой информационных входов входного мультиплексора.

t

Многоканальное устройство для программного управления технологическими процессами относительно к автоматике и вычислительной технике и может найти применение в распределенных системах программного управления, микроконтроллерных системах, станках с числовым программным управлением, АСУ технологическими процессами. Цель изобретения - повышение надежности функционирования устройства. Многоканальнре устройство содержит каналы и в каждом канале блок памяти программ, два буферных запоминающих блока, блок памяти константы, блок синхронизации, коммутатор адреса, регистр адреса, регистр команд, мультиплексор логических условий, схему сравнения, мультиплексор, блок элементов И,, элемент ИЛИ, а дополнительно введены входной мультиплексор, два демультиплек- сора, коммутатор, второй блок элементов И, триггер отказа, два триггера управления. Отдельные каналы устройства соединены в кольцевую структуру таким образом, что имеется возможность трансляционного обмена командами передачи управления через отказавшие кана лы. 5 ил. (/) С

т

м ш

шъъи

Sf

Ww

Фиг

Нет

ошказа

Лри о/яхазе /frt/о/тазе T ff/ттмзе легнеглб ,.ле6ого хам1н а.,ярЈ7#0г0 х0#ЈМ0

-.к

59

60

Я

l