Программируемый многофазный тактовый генератор Советский патент 1992 года по МПК H03K3/64 

Изобретение относится к импульсной технике и может быть использовано в качестве генератора импульсов с одним входом, который преобразует входные сигналы в импульсы, выдаваемые в требуемые интервалы времени; генератора импульсов, в котором импульсы образуются в разные моменты времени на различных выходах; рас- пределителя импульсов, генератора многофазного тактового в различных узлах и устройствах вычислительной техники, средствах управления, регулирования, контроля и оегистоаиии.

Известен многофазный тактовый генератор по а.с. 1264315 (СССР), кл. Н 03 КЗ/64, опубл. 15.10.86 (бюл. № 38), содержащий счетчик, элемент задержки, селектор-мультиплексор, первый и второй регистры, D- триггер, соединенные с соответствующим образом. Недостатком этого устройства являются ограниченные функциональные возможности, заключающиеся в формировании временной диаграммы только одного определенного типа.

Известны программируемые многофазные тактовые генераторы (ПМП) с гибким

программированием периода следования импульсов на выходных каналах устройства и одновременным запретом появления импульсов на группе выходных каналов устройства, к которым относитсй ПМТГ по а.с. 1352627 (СССР). Этот ПМТГ является прототипом заявляемого устройства и содержит шину управления, шину разрешения, шины параллельного кода, шину начальной установки, шину тактовых импульсов, второй элемент И, элемент задержки, первый регистр, элемент ИЛИ, первый триггер, дешифратор, вторую группу элементов И, второй регистр, состоящий из триггеров, первый элемент И, первую группу элементов И, второй триггер, выходную тактирующую шину, выходные шины каналов, выходную стробирующую шину, элемент ИЛИ-НЕ.

Информационные входы первого регистра соединены с шинами параллельного кода, а выходы подключены к входчм дешифратора, шина тактовых импульсов соединена с тактовым входом второго регистра, первыми входами элементов И первой группь(, первым входом парного

ё

XI

00

ел о

Оч

о

элемента И и входом элемента задержки, выход которого подключен к тактовому входу первого триггера, информационный вход сброса которого соединены с шиной начальной установки, а выход подключен к входам сброса первого и второго регистров и первому входу элемента ИЛИ, выход которого соединен с единичным входом второго триггеру выход которого подключен кстробиру- ющей шине, а второй вход соединен с выходом первого элемента И, первой группы элементов И, выходы элементов И первой группы элементов И соединены с выходными шинами каналов, а вторые входы подключены к выходам второго регистра и входам элемента ИЛИ-НЕ, выход каждого соединен с вторым входом первого элемента И и первым входом первого элемента И второй группы элементов И, третий вход которого подключен к шине управления, выходы дешифратора соединены с вторыми входами элементов И второй группы элементов И, выходы которых подключены к информационным входам второго регистра, выходы триггеров второго регистра соединены с первыми входами соответственно элементов И второй группы элементов И, выход первого элемента И подключен к выходной тактирующей шине и вторым входам элемента ИЛИ и второго элемента И, первый вход которого соединен с шиной разрешения, а выход подключен к тактовому входу первого регистра.

Недостатком этого устройства являются ограниченные функциональные возможности, заключающиеся в формировании временных диаграмм только определенного типа. Широкое распространение растровых средств отображения информации, работающих в реальном масштабе времени, поставило задачу генерации и логического сложения разреженных векторов, принадлежащих одной растровой строке, причем возможно наложение на вектора произвольных комбинаций точек. Под разряженным Виктором понимается вектор отточки А до точки В, заполненной чередующимися группами нулей и единиц. При отображении векторов на несколько растровых строк, идущих подряд, получаются тоновые линии. Использование специальных многофазных тактовых генераторов позволит решить эту задачу в реальном масштабе времени и при минимальных затратах оборудования, обеспечивая взаимосвязанную генерацию групп многофазных импульсов, используемых в качестве основы векторов.

Целью изобретения является расширение функциональных возможностей устройства путем асинхронного или

периодического формирования и логического сложения комбинаций импульсов различной программируемой фазы и длительности и погического сложения с кодовыми импульсами на нескольких параллельных выходах устройства при одновременном обозначении длительности импульсов и их фазы синхронно формируемыми стробами.

Поставленная цель достигается тем, что

0 в устройство дополнительно введены формирователь импульсов, двоичный счетчик, первая группа элементов ИЛИ, первое ОЗУ, второе ОЗУ, третье ОЗУ, четвертое ОЗУ, схема селекции, кода, ПЗУ, (М-1) групп элемен5 тов И, (М-1) групп триггеров, вторая группа элементов ИЛИ, шифратор, третья группа элементов ИЛИ, причем тактовый вход формирователя импульсов является входом тактовых импульсов устройства, второй выход

0 формирователя импульсов является вторым выходом стробов устройства и соединен с первым входом первого элемента ИЛИ, выход которого соединен с входом отробов первого ОЗУ, второго ОЗУ, третьего ОЗУ и

5 четвертого ОЗУ; каждый определенный выход, входящий в определенную из групп выходов первого ОЗУ, соединен с первым входом элемента И, одноименного этому выходу ОЗУ и входящему в группу элемен0 тов И, одноименную группе выходов первого ОЗУ; выхпц каждого определенного элемента И, влодящего в определенную из групп элементов И, соединен с тактовым входом одноименного этому элементу И

5 триггеоа, входящего в одноименную группе элементов И группу триггеров; выход каждого определенного триггера, входящего в определенную из групп триггеров,соединен с одноименным этому триггеру входом од0 поименного группе триггеров элемента ИЛИ второй группы элементов ИЛИ, выход определенного элемента ИЛИ второй группы элементов ИЛИ соединен с одноимен1- ным этому элементу ИЛИ входом

5 шифратора, управляющий вход формирователя импульсов является входом управления устройства и соединен с входом сброса счетчика и входом сброса каждого триггера в каждой из групп триггеров и входом сбро0 са регистра, первый выход формирователя импульсов является первым выходом стробов устройства и соединен с тактовым ахо- дом регисфой и со вторым входом каждого элемента И в каждой из групп элементов И;

5 третий выход формирователя импульсов является третьим выходом сгробовустройства и соединен с тактовым входом счетчика, выходы которого являются выходами кода устройства и каждый из отдельных выходов которого соединен с первым входом одноименного этому выходу элемента ИЛИ первой группы элементов ИЛИ и с одноименным этому выходу входов схемы селекции кода, выход которой является выходом признака устройства, вход выборки первого ОЗУ является входом выборки первого ОЗУ устройства, вход управления записью/чтением устройства соединен с входами запись/чтение второго ОЗУ, третьего ОЗУ, четвертого ОЗУ и первого ОЗУ, выходы всех групп выходов которого являются выходами данных первого ОЗУ устройства, каждый отдельный выход из выходов шифратора соединен с первым входом одноименного этому выходу элемента ИЛИ третьей группы элементов ИЛИ, выход каждого отдельного элемента ИЛИ из третьей группы элементов ИЛИ соединен с одноименным зтому элементу ИЛИ входом регистра, каждый отдельный выход регистра является одноименным этому выходу выходом устройства, вход выборки второго ОЗУ является входом выборки второго ОЗУ устройства, каждый отдельный выход второго ОЗУ является выходом данных второго ОЗУ устройства и соединен с вторым входом одноименного выходу элемента ИЛИ третьей группы элементов ИЛИ, второй вход первбго элемента ИЛИ является входом стробов устройства, второй вход каждого элемента ИЛИ первой группы элементов ИЛИ является одноименным элементу ИЛИ младшим адресным входом устройства, выход каждого отдельного элемента ИЛИ первой группы элементов ИЛИ соединен с одноименным этому элементу ИЛИ младшим адресным входом первого ОЗУ, младшим адресным входом второго ОЗУ, младшим адресным входом третьего ОЗУ и младшим адресным входом четвертого ОЗУ, каждый отдельный адресный вход из старших адресных входов первого ОЗУ соединен с одноименным старшим адресным входом второго ОЗУ и является одноименным старшим адресным входом устройства, каждый вход данных первого ОЗУ соединен с одноименным входом данных второго ОЗУ, с одноименным входом данных третьего ОЗУ, с одноименным входом данных четвертого ОЗУ и является одноименным входом данных устройств, каждый отдельный адресный вход из старших адресных входов третьего ОЗУ является одноименным старшим адресным входом настройки третьего ОЗУ устройства, каждый отдель- ный адресный вход из старших адресных входов четвертого ОЗУ является одноименным старшим адресным входом управления четвертого ОЗУ устройства, каждый отдельный адресный вход из старших адресных

входов ПЗУ является одноименным старшим адресным входом управления кодом ПЗУ устройства, вход выборки третьего ОЗУ является входом выборки третьего ОЗУ уст- 5 ройства, вход выборки четвертого ОЗУ является входом выборки четвертого ОЗУ устройства и соединен с входом выборки ПЗУ, каждый отдельный выход третьего ОЗУ является одноименным выходом данных

0 третьего ОЗУ устройства и соединен с третьим входом одноименного выходу элемента ИЛИ третьей группы элементов ИЛИ, каждый отдельный выход четвертого ОЗУ является одноименным выходом данных

5 четвертого ОЗУ устройства и соединен б 6д- ноименным младшим адресным входом ПЗУ, каждый отдельный выход которого соединен с четвертым входом одноименного выходу элемента ИЛИ третьей группы эле0 ментов ИЛИ.

При этом расширяются функциональные возможности устройства путем синхронного или периодического формирования и логического сложения комбинаций им5 пульсов различной программируемой фазы и длительности на нескольких параллельных выходах устройства при одновременном обозначении длительности импульсов и их фазы синхронно формируемыми строЬа0 ми и как следствие этого - расширение области применения многофазных тактовых генераторов, упрощение аппаратуры. Это достигается за счет перехода на иную, по сравнению с базовым образцом, структур5 ную схему программируемого многофазного тактового генератора.

Использование изобретения позволит существенно расширить область применения программируемых многофазных такто0 вых генераторов в контроллерах и микроЭВМ, особенно средств регистрации, обеспечить работу контроллеров и микро- ЭВМ с максимальным темпом функционирования объектов управления и внешних

5 устройств, сократить объем аппаратуры.

На чертеже представлена функциональная схема устройства.

На чертежах и в тексте приняты обозначения:

0 1. Вход тактовых импульсов

2.Вход управления

3.Вход выборки первого ОЗУ

4.Вход управления записью/чтением

5.Вход стробов

5 6. Первый младший адресный вход

7.Второй младший адресный вход

8.Последний младший адресный вход

9.Первый старший адресный вход

10.Второй-старший адресный вход

11.Последний старший адресный вход

12.Первый вход данных настройки

13.Второй вход данных настройки

14.Последний вход данных настройки

15.Вход выборки второго ОЗУ

16.Вход выборки третьего ОЗУ

17.Первый старший адресный вход настройки

18.Второй старший адресный вход настройки

19.Последний старший адресный вход настройки

20.Вход выборки четвертого ОЗУ

21.Первый старший адресный вход управления

22.Второй старший адресный вход управления

23.Последний старший адресный вход управления

24.Первый старший адресный вход управления кодом

25.Второй старший адресный вход управления кодом

26.Последний старший адресный вход управления кодом

27.Формирователь импульсов

28.Двоичный счетчик

29.Элемент ИЛИ

30.Первый элемент ИЛИ первой группы элементов ИЛИ

31.Второй элемент ИЛИ первой группы элементов ИЛИ

32.Последний элемент ИЛИ первой группы элементов ИЛИ

33.Первое запоминающее устройство (ОЗУ)

34.Второе запоминающее устройство (ОЗУ)

35.Третье запоминающее устройство (ОЗУ)

36.Четвертое запоминающее устройство (ОЗУ)

37.Пятое запоминающее устройство (ПЗУ)

38.Первый элемент И первой группы элементов И

39.Второй элемент И первой группы элементов И

40.Последний элемент И первой группы, элементов И

41.Первый элемент И второй группы элементов И

42.Второй элемент И второй группы элементов И

43.Последний элемент И второй группы элементов И

-44. Первый элемент И последней группы элементов И

45. Второй элемент И третьей группы элементов И

46.Последний элемент И третьей группы элементов И

47.Первый триггер первой группы триггеров

48. Второй триггер первой группы триггеров

49.Последний триггер первой группы триггеров

50.Первый триггер второй группы триг- 0 геров

51.Второй триггер второй группы триггеров

52.Последний триггер второй группы триггеров

5 53. Первый триггер третьей группы триггеров

54.Второй триггер третьей группы триггеров

55.Последний триггер третьей группы 0 триггеров

56.Первый элемент ИЛИ второй группы элементов ИЛИ

57.Второй элемент ИЛИ второй группы элементов ИЛИ

5 58. Последний элемент ИЛИ второй группы элементов ИЛИ

59.Схема селекции кода

60.Шифратор

61.Первый элемент ИЛИ третьей груп- 0 пы элементов ИЛИ

62.Второй элемент ИЛИ третьей группы элементов ИЛИ

63.Последний элемент ИЛИ третьей группы элементов ИЛИ

5 64. Регистр выхода

65.Первый выход стробов

66.Второй выход стробов

67.Третий выход стробов

68.Первый выход кода 0 69. Второй выход кода

70.Последний выход кода

71.Выход признака

72.Первый выход

73.Второй выход

5 74. Последний выход

75...77 Выходы данных первого ОЗУ 78...80 Выходы данных второго ОЗУ 81...83 Выходы данных третьего ОЗУ 84...86 Выходы данных четвертого ОЗУ 0 Предлагаемое устройство состоит из формирователя импульсов 27, двоичного счетчика 28, элемента ИЛИ 29, первой группы элементов ИЛИ 30...32, перЁого ОЗУ 33, второго ОЗУ 34, третьего ОЗУ 35, четвертого 5 ОЗУ 36, ПЗУ 37, нескольких () групп элементов И; Первой 38...40, второй 41.„43 и т.д., последней 44...46; нескольких(М) групп триггеров: первой 47,..49, второй 50...52 и т.д. последней 53...55; второй группы эле- ментдв ИЛИ 56...58, схемы секции кода 59,

шифратора 60, третьей группы элементов ИЛИ 61...63, регистра 64, причем тактовый вход формирователя импульсов 27 является входом 1 тактовых импульсов устройства, второй выход формирователя импульсов 27 является вторым выходом стробов 66 устройства и соединен с первым входом первого элемента ИЛИ 29, выход которого соединен с входом стробов первого ОЗУ 33, второго ОЗУ 34, третьего ОЗУ 35 и четвертого ОЗУ 35, каждый определенный выход, входящий в определенную из групп выходов первого ОЗУ 33 соединен с первым входом элемента И, одноименного этому выходу ОЗУ, и входящему в группу элементов И 38...40,41„.43,.„,44...46, одноименную группу выходов первого ОЗУ 33, выход каждого определенного элемента И, входящего в определенную из групп элементов И 38...40, 41...43, 44...46 соединен с тактовым входом одноименного этому элементу И триггера, входящего в одноименную группе элементов И группу триггеров 47...49, 50...52, 53...55; выход каждого определенного триггера, входящего в определенную из групп триггеров 47...49, 50...52 53...55, соединен с одноименным этому триггеру входом одноименного группе триггеров элемента , ИЛИ второй группы элементов ИЛИ 56...58, выход определенного элемента ИЛИ второй группы элементов ИЛИ 56...58 соединен с одноименным этому элементу ИЛИ входом шифратора 60, управляющий вход формирователя импульсов 27 является входом 2 управления устройства и соединен с входом сброса счетчика 28, входом сброса каждого триггера в каждой из групп триггеров 47...49, 50...52..., 53.. 55 и входом сброса регистра 64, первый выход формирователя им- пульсов 27 является первым выходом стробов 65 устройства и соединен с тактовым входом регистра 64 и со вторым входом каждого элемента И в каждой из групп элементов И 38,..40, 41...43:..., 44...46 третий выход формирователя импульсов 27 является третьим выходом стробов устройства 67 и соединен с тактовым входом счетчика 28, выходы которого являются выходами кода устройства 68...70 и каждый из отдельных выходов которого соединен с первым входом одноименного этому выходу элемента ИЛИ первой группы элементов ИЛИ 30...32 и с одноименным этому выходу входов схемы селекции кода 59, выход которой является выходом признака устройства 71, вход выборки первого ОЗУ 33 является входом 3 выборки первого ОЗУ - устройства, выход 4 управления записью/чтением устройства соединен с входами запись/чтение второго ОЗУ 34, третьего ОЗУ 35, четвертого ОЗУ 36

и первого ОЗУ 33, выходы всех групп выходов которого являются выходами данных 75.,.77 первого ОЗУ устройства. Каждый отдельный выход из выходов шифратора 60 5 соединен с первым входом одноименного этому выходу элемента ИЛ И .ретьей группы элементов ИЛИ 61.„63, выход каждого отдельного элемента ИЛИ из третьей группы элементов ИЛИ 61...63 соединен с одно- 0 именным этому элементу ИЛИ входом регистра 64, каждый отдельный выход регистра 64 является одноименным этому выходу выходом 72.„74 устройства, вход выборки второго ОЗУ 34 является входом 15 выборки

5 второго ОЗУ устройства, каждый отдельный выход второго ОЗУ 34 является выходом данных второго ОЗУ устройства 78.„80 и соединен с вторым входом одноименного выходу элемента ИЛИ третьей группы эле0 ментов ИЛИ 61.„64, второй вход первого элемента ИЛИ 29 является входом стробов 5 устройства, второй вход каждого элемента ИЛИ первой группы элементов ИЛИ 30...32 является одноименным элементу ИЛИ

5 младшим адресным 6.„8 входом устройства, выход каждого отдельного элемента ИЛИ первой группы элементов ИЛИ 30...32 соединен с одноименным этому элементу ИЛИ младшим адресным входом первого ОЗУ 33,

0 младшим адресным входом второго ОЗУ 34, младшим адресным входом третьего ОЗУ 35 и младшим адресным входом четвертого ОЗУ 36, каждый отдельный адресный вход из старших адресных входов первого ОЗУ

5 33 соединен с одноименным старшим адресным входом второго ОЗУ 34 и является одноименным старшим адресным входом 9...11 устройства, каждый вход данных первого ОЗУ 33 соединен с одноименным вхо0 дом данных второго ОЗУ 34, с одноименным входом данных третьего ОЗУ 35, с одноименным входом данных четвертого ОЗУ 36 и является одноименным входом данных 12.„14 устройства. Каждый отдельный ад5 ресный вход из старших адресных входов третьего ОЗУ 35 является одноименным старшим адресным входом настройки 17... 19 третьего ОЗУ устройства, каждый отдельный адресный вход из старших адрес0 ных входов четвертого ОЗУ 36 является одноименным старшим адресным входом 21.„23 управления четвертого ОЗУ устройства, каждый отдельный адресный вход из старших адресных входов ПЗУ 37 является

5 одноименным старшим адресным входом управления кодом 24...26 ПЗУ устройства, вход выборки третьего ОЗУ 35 является входом 16 выборки третьего ОЗУ устройства, вход выборки четвертого ОЗУ 36 является входом 20 выборки четвертого ОЗУ устрой.

тва и соединен с входом выборки ПЗУ 37, каждый отдельный выход третьего ОЗУ 35 является одноименным выходом данных ретьего ОЗУ устройства 81...83 и соединен с ретьим входом одноименного выходу элемента ИЛИ третьей группы элементов ИЛИ 61...64, каждый отдельный выход четвертого ОЗУ 36 является одноименным выходом данных четвертого ОЗУ устройства 84...86 и соеинен с одноименным младшим адресным входом ПЗУ 37, каждый отдельный выход ко- oporo соединен с четвертым входо м одноименного выходу элемента ИЛИ третьей группы элементов ИЛИ 61...64, число элеменов И в разных группах элементов И 38...40, 41...43,...44...46 в общем случае различно.

Устройство имеет три режима: настройки, генерации очистки, которые чередуются между собой. В режиме настройки на входе управления 2 поддерживается сигнал низкого уровня, блокирующий работу формирователя импульсов 27, двоичного счетчика 28, триггеров всех групп триггеров 47...49, 50...52..., 53...55 регистра 64, при этом на вы- каждого из упомянутых устройств поддерживаются нулевые сигналы.

В этом режиме в определенные слова первого ОЗУ 33, второго ОЗУ 34, третьего ОЗУ 35 и четвертого ОЗУ 36 заносится управляющая информация как в обычные ОЗУ (характер этой информации будет пояснен ниже). Для этого, например, при обращении к первому ОЗУ 33 устанавливается двоичный код адреса на младших и старших адресных входах устройства 6...8, 9... 11, определенный код адреса поддерживается на старших адресных входах 16...19 настройки, старших адресных входах управления 21...23, старших адресных входах управления кодом 24...26; устанавливается сигнал высокого уровня на входе 3 выборки первого ОЗУ 33; двоичный код записываемых данных на входах данных настройки 12...14. Затем устанавливается признак записи (высокий уровень) на вход управления записью/чтением 4 устройства. после чего выдается стробируощий импульс на вход 5 стробов устройства. На входе 15 выборки второго ОЗУ, входе выборки 16 третьего ОЗУ и входе выборки 20 четвертого ОЗУ поддерживается сигнал низкого уровня. При этом прои„ запись данных в слово первого ОЗУ 33. Зат- м снимаются стробиру- ющий импульс с входа 5 стробов устройства, признак записи с входа управления записью/чтением 4, чем завершается цикл записи данных в первое ОЗУ 33. Этот цикл выполняется аи- логичным образом для всех слов первого Со / 33, второго ОЗУ 34, третьего ОЗУ 35, и четвертого ОЗУ 36, в которые заполнится управляющая информация. Для

считывания хранящейся в первом ОЗУ 33, втором ОЗУ 34, третьем ОЗУ 35 и четвертом ОЗУ 36 информации на вход управления записью/чтением устанавливается в анало- гичном цикле признак чтения (низкий уровень), считываемые данные первого ОЗУ

33снимаются с выходов данных 75...77 первого ОЗУ устройства, данные второго ОЗУ

34- с выходов 78...80 данных второго ОЗУ 0 устройства, данные третьего ОЗУ 35 - с выходов данных 81...83 третьего ОЗУ, данные четвертого ОЗУ 36 - с выходов данных 84.„86 четвертого ОЗУ устройства. Доступность информации первого ОЗУ 33, второго

5 ОЗУ 34, третьего ОЗУ 35 и четвертого ОЗУ 36 на выходах устройства позволяет использовать их в качестве промежуточных буферов Для накопления управляющей информации,

0 Характер управляющей информации определяется функцией устройства, т.е. асинхронного или периодического формирования и логического сложения комбинаций импульсов различной программируемой фазы и дли5 тельности на нескольких параллельных выходах устройства. Каждая отдельная комбинация импульсов на выходах заранее задана. Длительность импульсов и фаза обозначается синхронно формируемыми

0 стробами. Например, для восьмиканального (имеющего восемь выходов) устройства возможны основные параллельные комбинации импульсов на выходахЮЮООЮО - первая, 11001100-вторая,

5 11101110-третья,

11111111 - четвертая (последняя), где левая цифра соответствует первому выходу 72, а правая последнему выходу 74 устройства.

0 В пределахдействияодногосинхронного импульса эти комбинации могут быть дополнены начальными комбинациями: 01000000-первая, 00000100-вторая,

5 11000000-третья,

00001100-четвертая, 11100000-пятая, 00001110-шестая, 11110000-седьмая,

0 00001110 - восьмая (последняя),

где левая цифра соответствует первому выходу 72, а правая - последнему выходу 74 устройства, или произвольными комбинациями. В первом ОЗУ 33, втором ОЗУ 34, третьем

5 ОЗУ 35 и четвертом ОЗУ 36 каждому синхронно формируемому на выходах стробу поставлено в соответствие слово, чей адрес в двоичном коде соответствует порядковому номер/ строба. Поэтому для формирования на выходах устройства в режиме генерации

основной комбинации импульсов, например, длительностью в М с гробов и начинающейся со строба К, необходимо в определенный разряд К-го слова и в тот же разряд (К+М-1)-го слова первого ОЗУ 33 занести единицу (распределение разрядов будет помещено ниже).

Для формирования на выходах устройства в режиме генерации дополнительной комбинации импульсов, например второй, необходимо код этой дополнительной комбинации занести в слово второго ОЗУ 34 или третьего ОЗУ 35, адрес которого соответствует порядковому номеру строба, на котором формируется дополнительная комбинация. Основное различие между вторым ОЗУ 34 и третьим.ОЗУ 35 состоит в том, что данные каждого слова второго ОЗУ 35 каждой зоны данных логически связаны с данными одноименного слова первого ОЗУ 33, а у третьего ОЗУ 35 эта связь автоматически действует в пределах одной зоны данных.

Третье ОЗУ 35 при этом предназначено для формирования постоянных комбинаций импульсов, не изменяющихся в пределах нескольких периодов. Наличие старших входов управления 17...19 позволяет выбирать одну определенную комбинацию импульсов из нескольких возможных, заранее записанных в третье ОЗУ 35.

Четвертое ОЗУ 36 и ПЗУ 37 предназначены для формирования модифицированных комбинаций импульсов (например, наложения на комбинации импульсов кодов символов).

Функционирование четвертого ОЗУ 36 аналогично функционированию третьего ОЗУ 35.

Перед переходом из режима настройки в режим генерации на вход выборки 3 первого ОЗУ вход выборки 15 второго ОЗУ, вход выборки 16 третьего ОЗУ и вход выборки 20 четвертого ОЗУ подаются сигналы высокого уровня. Сигналы низкого уровня подаются на вход управления записью/чтением 4 и вход стробов 5, младшие адресные входы устройства 6...8.

На старшие адресные входы устройства 9...11 старшие адресные входы настройки 17...19 старшие адресные входы управления 21 ...29 и старшие адресные входы управления кодом 24.,.26 подаются определенные двоичные коды. Эти сигналы поддерживаются в течении всего режима генерации.

В режиме генерации на вход управления 2 подается сигнал высокого уровня, разрешающий работу формирователя импульсов 27, двоичного счетчика 28, триггеров всех групп триггеров 47...49, 50...5253...55, регистра

выхода 64. При этом на выходах формирователя импульсов 27 формируются тактовые импульсы, поступающие на тактовый вход счетчика 28, входы стробов первого ОЗУ 33, 5 второго ОЗУ 34, третьего ОЗУ 35, четвертого ОЗУ 36, регистра 64 и все вторые входы элементов И групп элементов И 35...40, 41 ...4344...46, соответственно. В результате на выходах счетчика 28 будут формиро0 ваться адресные коды, произойдет синхронное считывание информации из слов первого ОЗУ 33, второго ОЗУ 34, третьего ОЗУ 35 и четвертого ОЗУ 36, начиная с первого слова. Информация с выходов пер5 вого ОЗУ 33 поступит на первые входы элементов И групп элементов И 38...40, 41..,43, .... 44...46. Информация с выходов второго ОЗУ 34 поступит на вторые входы элементов ИЛИ 61 ...63. Информация с выходов третье0 го ОЗУ 35 поступит на третьи входы элементов ИЛИ 61...63., Информация с выходов четвертого ОЗУ 36 поступит на младшие адресные входы ПЗУ 37, а с его выхода - на четвертые входы элементов ИЛИ 61...63.

5 Считывание прекращается при снятии с входа управления 2 сигнала высокого уровня, чем устройство переводится в режим настройки. Этот перевод произойдет после того, как адресный код, присутствующий на

0 выходах двоичного счетчика 28. будет преобразован схемой селекции кода 59 в сигнал высокого уровня на выходе признака 71,

Формирователь импульсов 27 формирует тактовые импульсы таким образом, что фронт

5 импульса на его третьем выходе опережает по времени фронт импульса на его втором выходе, а фронт импульса на его втором выходе опережает по времени фронт импульса на его первом выходе. Срезы сформированных им0 пульсов имеют обратный порядок, т.е. срез импульса на его первом выходе опережает по времени срез импульса на его втором выходе, а срез импульса на его втором выходе опережает по времени срез импульса на его

5 третьем выходе.

Формирователь импульсов реализуется в соответствии с а.с. 1264315, кл. Н 03 К 3/64 от 15.10.86, бюл. 38 или каким-либо другим способом.

0 В результате такого формирования тактовых импульсов в то время, когда на выходах первого ОЗУ 33 находится код, на вторые входы всех элементов И всех групп элементов И 38...40, 41...43, 44...46 с первого выхода форми5 рователя импульсов 27 поступает тактовый импульс. Этот тактовый импульс поступит на тактовый вход определенного D-триггера из

групп триггеров 47...4Э 50...5253...55 в том

случае, если на выходе определенной группы выходов первого ОЗУЗЗ одноименному элементу И и триггеру соответствующих групп, присутствует единичный сигнал. Т.О, элементы

И групп элементов И 38...40, 41...43

44.„46 пропускают или не пропускают тактовые импульсы на входы D-триггеров групп

триггеров 47...49, 50...5253...55. Каждый

D-триггер из Групп триггеров 47../49, 50...52..., 53...55 работает в счетном режиме, т.е. у каждого D-триггера на D-вход подается информация с его обратного выхода (такой вариант называется иногда Т-триггером), если на тактовый вход D-триггера в счетном режиме подается единичный импульс и D-триггер, находится в единичном состоянии, то он переводится в нулевое состояние. Если на тактовый вход D-триггера в счетном режиме подается единичный импульс и D-триггер находится в нулевом состоянии, то он переводится в единичное состояние. В результате взаимодействия первого ОЗУ 33, элементов И групп элементов И 38...40, 41...4344.„46 и триггеров

групп триггеров 47...49, 50...52, .... 53...55 происходит формирование управляющих импульсов на выходах триггеров групп триггеров 47...4Э. 50...52,..., 53...55, которые затем шифратором 60 преобразуются в основные комбинации импульсов.

Определенный выход определенной группы выходов первого ОЗУ 33 управляет одной из основных комбинаций импульсов на выходах 72...74. Основных комбинаций импульсов меньше чем выходов у первого ОЗУ 33, поэтому выходы первого ОЗУ 33 разделены на группы все выходы определенной группы первого ОЗУ 33 управляют одной основной комбинацией импульсов на выходах 72...74. Наличие нескольких выходов у первого ОЗУ 33, управляющих одной и той же комбинацией основных импульсов на выходах обеспечивает многоканальные и независимое управление включением или выключением этой комбинации на ёыходах 72...74, а наличие нескольких групп выходов у первого ОЗУ 33, управляющих различными комбинациями основных импульсов на выходах, обеспечивает многоканальное и независимое управление включением или выключением различных основных комбинаций импульсов на выходах устройства 72.„74, независимо формируемые комбинации импульсов логически складываются.

Это достигается за счет описанных далее взаимосвязей между первым ОЗУ 33,

группами элементов И 38...40, 41.„43

44...46 и группами триггеров 47.„49. 50...52, .„.53...55.

Определенный выход, входящий в определенную из групп выходов первого ОЗУ 33, соединен с первым входом элемента И, одноименного выходу и входящему в группу элементов И 38.„40,41.„43, ...,-44„ 46, одноименную группе выходов первого ОЗУ 33. Выход каждого определенного элемента И,

входящего в определенную из групп элементов И 38...40, 41 ...43, .„, 44.„46 соединен с тактовым входом одноименного элементу И триггера, входящего в одноименную группу элементов И 38...40, 41...43.„44, ...46

0 группу триггеров 47.„49, 50.„5253.„55.

Выход определенного триггера, входящего в определенную из групп триггеров 47...49,

50...5253.„55, соединен с одноименным

триггеру входом одноименного группе триг5 геров элемента ИЛИ второй группы элементов ИЛИ 56...58. Выход определенного элемента ИЛИ второй группы элементов ИЛИ 56...58 соединен с одноименным элементу ИЛИ входом шифратора 64.

0 Т.О. определенный элемент ИЛИ второй группы элементов ИЛИ 56.„58 предназначен для сложения по ИЛИ управляющих сигналов на выходах одноименной элементу ИЛИ группы триггеров, чем и обеспечива5 ется многоканальное и независимое управление включением или выключением определенной основной комбинации импульсов.

В качестве стробов импульсов програм0 мируемой фазы и длительности используются задние фронты импульсов на выходах стробов 65.„67.

Шифратор 60 предназначен для преобразований сигналов, присутствующих на

5 выходах элементов ИЛИ группы элементов ИЛИ 56...58, в сигналы основной комбинации импульсов, которые логически складываются с информацией на выходах второго ОЗУ 34, третьего ОЗУ 35 и ПЗУ 37 третьей

0 группой элементов ИЛИ 61.„63.

Шифратор 60 представляет из себя комбинационную схему, которая функционирую ет по определенному правилу: в том случае, если только на одном из его входов есть

5 сигнал высокого уровня, то формируются основная комбинация импульсов, определяемая группой выходов первого ОЗУ 33. одноименной входу шифратора 60; в том случае, если на нескольких из входов шиф0 ратора 60 есть сигналы высокого уровня, то формируется основная комбинация импульсов, определяемая группой выходов первого ОЗУ 33, одноименной старшему по номеру входу шифратора 60. Причем основ5 ные комбинации импульсов подобраны так, что основная комбинация импульсов с меньшим номером поглощается при логическом сложении комбинацией с большим номером, т.е. первая поглощается второй, вторая - третьей (понятно, что и первая - третьей),

а последняя поглощает любую из основных комбинаций импульсов.

Если на входах шифратора 60 присутствуют нулевые сигналы, то и на его выходах нулевые сигналы.

Параллельный регистр 64 предназначен для хранения комбинации импульсов. Запись в регистр 64 - по срезу импульса генератора 27. Схема селекции кода 59 предназначена для формирования сигнала признака (высокий уровень) при поступлении на ее входы одной определенной комбинации сигналов с выходов счетчика 28 и поддержания низкого уровня на своем выходе в случае остальных комбинаций сигна- лов с выходов счетчика 28, Схема селекции кода 28, представляет из себя комбинационную схему (например ПЛМ) настроенную на эту одну определенную комбинацию сигналов.

Наличие младших адресных входов 6...8 и старших адресных входов 9... 11 позволяет обеспечить взаимосвязанную генерацию групп многофазных импульсов за счет занесения управляющей информации в различ- н ые зоны памяти первого ОЗУ 33 и второго ОЗУ 34. Эти зоны получаются за счет независимой подачи управляющих кодов на старшие адресные входы 9...11.

Отдельные старшие входы настройки 17...19 третьего ОЗУ позволяют использовать наложение одинаковой информации многофазных импульсов в различные периоды, т.к. отсутствует жесткая привязка к зоне первого ОЗУ 33.

Выходы первого ОЗУ 33 пронумерованы таким образом, что первый выход первой группы выходов является первым выходом первого ОЗУ 33, второй выход первой группы выходов - вторым выходом первого ОЗУ 33 и т.д., последний выход первой группы выходов-(п-1)-м выходом первого ОЗУ 33, первый выход второй группы выходов - (щ+1)-м выходом первого ОЗУ второй выход второй группы выходов - (щ+2)-м выходом первогоОЗУЗЗ, ит.д., последний-(гм+П2)-м выходом первого ОЗУ 33, и т.д., первый выход последней группы выходов - (п1+П2+пт+1)-м выходом первого ОЗУ 33, второй выход последней группы выходов - (п1+П2+...+Пт-1+2)-м выходом первого ОЗУ 33, последний выход последней группы выходов - (п1+П2+...+Пт-1+пт)-м выходом пер- вого ОЗУ 33, т.е. эти-м выходом первого ОЗУ присбоена сквозная нумерация.

Раздельные входы: входЗ выборки первого ОЗУ, вход 15 выборки второго ОЗУ, вход 16 выборки третьего ОЗУ, вход 20 выборки четвертого ОЗУ обеспечивают независимое управление каждым ОЗУ с целью его как заполнения, так и считывания.

Перед переходом из режима настройки в режим обнуления на вход выборки 3 первого ОЗУ, входвыборки 15 второго ОЗУ,вход выборки 16 третьего ОЗУ, вход выборки 20 четвертого ОЗУ, подаются сигналы высокого уровня. Сигнал высокого уровня подается на вход управления записью/чтением 4, сигналы низкого уровня подаются на вход стробов 5 и младшие адресные входы устройства 6...8.

На старшие адресные входы 9...11 уст- ройства,старшие адресные входы настройки 17...19, старшие адресные входы 21.„23 управления, старшие адресные входы 24...26 управления кодом подается определенный двоичный код. На входы данных настройки 12...14 подаются сигналы низкого уровня. Эти сигналы поддерживаются в течении всего режима обнуления. В режиме обнуления на вход управления 2 подается сигнал высокого уровня, разрешающий работу формирователя импульсов 27, двоичного счетчика 28, триггеров всех групп триггеров 47...49, 50...52..., 53...55, регистра 64. При этом на выходах формирователя импульсов 27 формируются тактовые импульсы, поступающие на тактовый вход счетчика 28, вход стробов первого ОЗУ 33 второго ОЗУ 34, третьего ОЗУ 35 и четвертого ОЗУ 36, все вторые входы элементов И групп элементов И 38...40, 41.„4544.„46, соответственно. Поскольку первое ОЗУ 33 находится в режиме записи, на выходах присутствуют только сигналы низкого уровня, которые блокируют прохождение стробов через элементы И групп элементов И

38...40, 41 ...4344...46 на входы О-триггеров.

В результате на выходах счетчика 28 будут формироваться адресные коды, произойдет синхронная запись нулевой информации в слова первого ОЗУ 33, второго ОЗУ 34, третьего ОЗУ 35 и четвертого ОЗУ 36, начиная с первого слова. Считывание прекращается при снятии со входа управления 2 сигнала высокого уровня, чем устройство переводится в режим настройки. Этот перевод произойдет после того, как адресный код, присутствующий на выходах двоичного счетчика 28, будет преобразован схемой селекции кода 59 в сигнал высокого уровня на выходе признака 71.

В результате первое ОЗУ 33, второе ОЗУ 34, третье ОЗУ 35 и четвертое ОЗУ готово к приему новой управляющей информации. Независимое управление режимом очистки позволяет работать как с накоплением управляющей информации в разлив

ных зонах первого ОЗУ 33 второго ОЗУ 34, третьего ОЗУ 35 и четвертого ОЗУ 36 так и с обновлением управляющей информации.

Использование изобретения позволит расширить функциональные возможности устройства путем асинхронного или периодического формирования и логического сложения комбинаций импульсов различной программируемой фазы и длительности и логического сложения с кодовыми импульсами на нескольких параллельных выходах устройства при одновременном обозначении длительности импульсов и их фазы синхронно формируемыми стробами и как следствие этого расширение области применения фазных тактовых генераторов, упрощение аппаратуры.

Использование изобретения позволит решить задачу генерации и логического сложения множества разряженных векторов в реальном масштабе времени при минимальных затратах оборудования, обеспечив вза- и.лосвязанную генерацию групп многофазных импульсов, которые являются основой множества векторов, имеющих области пересечения.

При этом обеспечивается работа контроллеров и микро-ЭВМ с максимальным темпом функционирования объектов управления и внешних устройств-.

По данному техническому предложению изготовлена рабочая документация и выполнено макетирование устройства.

Ф о р м у л а и з о б р е т е н и я

Программируемый многофазный тактовый генератор, содержащий регистр, первую и вторую группы элементов И, первую группу триггеров, элемент ИЛИ, отличающийся тем, что, с целью расширения функциональных возможностей, в него введены формирователь импульсов, двоичный счетчик, первое, второе, третье, четвертое и пятое запоминающие устройства, схема селекции кода, М-1 группа элементов И, М групп триггеров, первая, вторая и третья группы элементов ИЛИ и шифратор, причем тактовый вход формирователя импульсов соединен с шиной тактовых импульсов, второй выход формирователя импульсов соединен с второй выходной шиной стробов и с первым входом элемента ИЛИ, выход которого соединен с входами стробов первого запоминающего устройства, второго запоминающего устройства, третьего запоминающего устройства и четвертого запоминающего устройства; каждый определенный выход, входящий в определенную из групп выходов первого запомин ющего устройства, соединен с первым входом элемента И, одноименного этому выходу первого запоминающего устройства и входящему в группу элементов И, одноименную группе выходов первого запоминающего устройства; выход каждого определенного элемента

И, входящего в определенную из групп элементов И, соединен с тактовым входом одноименного этому элементу И триггера, входящего в одноименную группе элементов И группу триггеров; выход каждого оп0 ределенного триггера, входящего в определенную из групп триггеров, соединен с одноименным этому триггеру входом одноименного группе триггеров элемента ИЛИ второй группы элементов ИЛИ, выход

5 определенного элемента ИЛИ второй группы элементов ИЛИ соединен с одноименным элементу ИЛИ входом шифратора, управляющий вход формирователя импульсов соединен с шиной сброса и входом сбро0 са счетчика, входом сброса каждого триггера в каждой из групп триггеров и входом сброса регистра, первый выход формирователя импульсов соединен с первой выходной шиной стробов с тактовым входом

5 регистра и с вторым входом каждого элемента И в каждой из (рупп элементов И третий выход формирователя импульсов соединен с третьей выходной шиной стробов и с тактовым входом счетчика, каждый олре0 деленный выход которого соединен с одноименной шиной группы выходных шин кода, первым входом одноименного выходу элемента ИЛИ первой группы элементов ИЛИ и с одноименным выходу входом схемы се5 лекции кода, выход которой соединен с выходной шиной признака, вход выборки первого запоминающего устройства соединен с первой шиной выборки, шина управления записью-чтением соединена с

0 входами Запись-чтение второго запоминающего устройства, третьего запоминающегоустройства,четвертого запоминающего устройства и первого запо-- минающего устройства, каждый определен5 ный выход которого соединен с одноименной шиной первой группы выходных шин данных, каждый определенный выход шифратора соединен с первым входом одноименного выходу элемента ИЛИ

0 третьей группы элементов ИЛИ, выход каждого определенного элемента ИЛИ третьей группы элементов ИЛИ соединен с одноименным этому элементу ИЛИ входом регистра, каждый определенный выход регистра

5 соединен с одноименной шиной группы выходных шин, вход выборки второго запоминающего устройства соединен с второй шиной выборки, каждый определенный выход второго запоминающего устройства со- едь-.нен с одноименной шиной второй

группы шин данных и соединен с вторым входом одноименного выходу элемента ИЛИ третьей группы элементов ИЛИ, второй вход первого элемента ИЛИ соединен с шиной стробов, второй вход каждого эле- мента ИЛИ первой группы элементов ИЛИ соединен с одноименной шиной первой группы адресных шин, выход каждого определенного элемента ИЛИ первой группы элементов ИЛИ соединен с одноименным10 элементу ИЛИ входом первой группы адресных входов первого запоминающего устройства, одноименным входом первой группы адресных входов второго запоминающего устройства, одноименным входом первой15 группы адресных входов третьего запоминающего устройства и одноименным входом первой группы адресных входов четвертого запоминающего устройства, каждый определенный вход второй группы 20 адресных входов первого запоминающего устройства соединен с одноименным входом второй группы адресных входов второго запоминающего устройства и С| одноименной шиной второй группы адрес-25 ных шин, каждый определенный вход данных первого запоминающего устройства соединен с одноименным входом данных второго запоминающего устройства, с одноименным входом данных третьего запоми-зо нающего устройства, с одноименным входом данных четвертого запоминающего устройства и одноименной шиной группы

шин данных, каждый определенный адресный вход второй группы адресных входов третьего запоминающего устройства соединен с одноименной шиной группы шин настройки, каждый определенный адресный вход второй группы адресных входов четвертого запоминающего уст Лэйства соединен с одноименной шиной первой группы шин управления, каждый определенный адресный вход второй группы адресных входов пятого запоминающего устройства соединен с одноименной шиной второй группы шин управления, вход выборки третьего запоминающего устройства соединен с третьей шиной выборки, вход выборки четвертого запоминающего устройства соединен с четвертой шиной выборки и с входом выборки пятого запоминающего устройства, каждый определенный выход третьего запоминающего устройства соединен с одноименной шиной третьей группы выходных шин данных и с третьим входом одноименного выходу элемента ИЛИ третьей группы элементов ИЛИ, каждый определенный выход четвертого запоминающего устройства соединен с одноименной шиной четвертой группы выходных шин данных и с одноименным входом первой группы входов пятого запоминающего устройства, каждый определенный выход которого соединен с четвертым входом одноименного выходу элемента ИЛИ третьей группы элементов ИЛИ.

Изобретение может быть использовано в устройствах вычислительной техники, управления, регулирования, контроля и регистрации. Цель изобретения - расширение функциональных возможностей. Программируемый многофазный тактовый генератор содержит формирователь импульсов, группы элементов ИЛИ, группы элементов И, группы триггеров, счетчик импульсов, запоминающие устройства, шифратор, схему селекции кодов и регистр. 1 ил.