Ретранслятор асинхронных сигналов с импульсно-кодовой модуляцией Советский патент 1993 года по МПК H04J3/00 

Изобретение относится к области электросвязи и может использоваться в сетях связи с применением оборудования с им- пульсно-кодовой модуляцией (ИКМ).

Проблемой в сетях связи с применением ИКМ является переприем (коммутация) дискретных потоков ввиду некоторого расхождения скоростей генераторного оборудования коммутационных станций. Решить проблему iU 0 ж но двумя способами - установкой на коммутационных станциях генераторного оборудования высокой стабильности (10 11-10 12) или согласованием скорсгстей передачи и приема за счет дополнительного канала избыточной скорости.

Известно устройство сопряжения асинхронных каналов, которое содержит накопитель, управляемый тактовой частотой записи, поступающей с линии на один из его входов. Списывание производится тактовой частотой, поступающей от генератора через управляемый делитель частоты.

Известна также си:тема асинхронного сопряжения импульсных потоков, содержащая k передающих сигнальных устройств и (k-1) приемных канальных устройств, где ,2,3...

Недостатком указанных устройств является то, что они не могут обеспечить асин- хронную коммутацию дискретных абонентских потоков с импульсно-кодовой модуляцией, к тому же система асинхронного сопряжения имеет спожное устройство.

Наиболее близким к изобретению является устройство асинхронного сопряжения цифровых сигналов, содержащее на приемной стороне дешифратор команд согласова- ния скоростей и блок памяти, а на передающей стороне формирователь команд согласования скоростей, дешифратор управления, определитель заполнения блока памяти, выходами подключенный к входам блока памяти.

Недостатком этого устройства является то, что оно может обеспечить переприем только группового сигнала с ИКМ, так как не связано с цикловой синхронизацией оборудования. Кроме того, наличие повторяющихся дублирующих элементов на приеме передач ведет к значительному его усложнению.

Цель изобретения - повышение пропускной способности систем коммутации сигналов с импульсно-кодовой модуляцией.

Поставленная цель достигается тем, что в устройстве, содержащем в дешифратор команд согласования скоростей, блок памяти, подключенный к двум его управляющим входам определитель заполнения блока памяти, дешифратор сигналов управления и формирователь команд согласования скоростей, введены дешифратор адреса, коммутатор приема, коммутатор передачи и 5 формирователь адреса, управляющий вход которого подключен к выходу определителя заполнения блока памяти, первый и второй входы которого соединены с управляющими выходами коммутатора приема и коммута0 тора передачи, информационные входы последнего из которых через блок памяти соединены с информационными выходами коммутатора приема, управляющие входы которого соединены с выходами дешифра5 тора команд согласования скоростей, к адресным входам которого подключены выходы дешифратора адреса, управляющий выход блока памяти соединен с управляющим входом коммутатора приема, другие

0 два выхода определителя заполнения блока памяти подключены к адресным входам коммутатора передачи, управляющий вход которого объединен с третьим входом определителя заполнения блока памяти и под5 . ключей к выходу дешифратора сигналов управления, адресные входы которого подключены к выходам формирователя адреса, а формирователь команд согласования скоростей подключен к выходам коммутатора

0 передачи.

На фиг. 1 изображена схема ретранслятора асинхронных сигналов с импульсно-кодовой модуляцией; нл фиг. 2 - блок памяти, коммутаторы приема и передачи; на фиг. 3

5 - определитель заполнения блока памяти; на фиг. 4 - дешифратор адреса и дешифратор команд согласования скоростей; на фиг. 5 - формирователь команд согласования скоростей; на фиг. 6 - формирователь адре0 са.

Предлагаемый ретранслятор асинхронных сигналов с импульсно-кодовой модуляцией содержит дешифратор 1 команд согласования скоростей, блок 2 памяти,

5 подключенный к двум его управляющим входам определитель 3 заполнения блока памяти, дешифратор 4 сигналов управления, формирователь 5 команд согласования скоростей.

0Кроме того, ретранслятор содержит дешифратор 6 адреса, коммутатор 7 приема, коммутатор 8 передачи и формирователь 9 адреса, управляющий вход которого подключен к выходу определителя 3 заполне5 ния блока памяти, первый и второй выходы которого соединены с управляющими входами коммутатора 7 приема и коммутаторе 8 передачи, информационные входы последнего через блок 2 памяти соединены с выходами коммутатора 7 приема, управляющие входы которого соединены с выходами дешифратора 1 команд согласования скоростей, к адресным входам которого подключены выходы дешифратора 6 адреса, управляющий выход блока 2 памяти соединен с управляющим входом коммутатора 7 приема, другие два выхода определителя 3 подключены к адресным входам коммутатора 8 передачи, управляющий вход которого объединен с третьим входом определителя 3 заполнения блока памяти и подключен к выходу дешифратора 4 сигналов управления, адресные входы которого подключены к выходам формирователя 9 адреса, а формирователь 5 команд согласования скоростей подключен к выходам коммутатора 8 передачи.

Ретранслятор работает следующим образом. Компенсация расхождения скоростей приема и передачи при коммутации производится за счет дополнительного тракта передачи. Линейный кадр сигнала первичной системы ИКМ. где собственно и производится разделение каналов, установлен ГОСТом и переделке не подлежит. Поэтому в качестве дополнительного канала для согласования скоростей выбран 30-й канал, по которому и передается поочередно информация о согласовании скоростей и корректирующие восьмибитовые пачки телефонных каналов. Причем нечетный цикл системы используется для передачи информации о согласовании скоростей (команды согласования), а четный - как дополнительный тракт телефонных каналов.

Выделенные для коммутации сигналы ИКМ поступают в коммутатор 7 приема блока асинхронного сопряжения соответствующего канала (фиг.1), туда же подключаются выходы четного цикла 30-го канала. Пять разрядов нечетного цикла 30-го канала поступают на дешифратор 6 адреса, а три раз- ряда того же цикла поступают на дешифратор 1 команд согласования скоростей. Если согласование скоростей не производится за ненадобностью, то на оба дешифратора поступают нули - коммутатор 7 приема блока асинхронного сопряжения коммутирует восемь о.ззоядов соответствующего канала в блок 2 памяти. При согласовании скоростей на соседней станции ею будет передан и поступит в закодированном виде в дешифратор б адреса номер корректируемого канала, а в дешифратор 1 команд согласования скоростей содержание команды (положительное или отрицательное согласование). Эта команда на основании сигнала,поступившего от дешифратора 6 адреса.управляет соответствующим коммутатором 7 приема. Если

поступила команда положительного согласования, то четный цикл 30-го канала подключается коммутатором 7 приема к блоку 2 памяти, куда и будет записана информация,

поступившая по дополнительному каналу. Если поступила команда отрицательного согласования, то это значит, что очередные разряды указанного в адресе канала не несут информации и подлежат исключению

0 дешифратор 1 команд согласования скоростей запирает коммутатор 7 приема, запись в блок памяти не производится.

Блок 2 памяти представляет собой матрицу (фиг. 2) из 24 ячеек - три столбца по

5 восемь ячеек. Каждая горизонталь из трех ячеек соединяется последовательно. Перезапись из первого столбца во второй и третий производится определителем 3 заполнения блока памяти. Если третий стол0 бец освободился, я передача в линейны тракт производится топько из третьего столбца, то на его ячейки немедленно производится перезапись из второго столбца, еслу информация там з.чписана, то же самое и;

5 первого столбца во второй. Списывание из блока 2 памяти в тр&кт передачи производится через коммутатор 8 передачи, на который, кроме восьми информационных входов, подключены тактовые частоты вось0 ми разрядов соответствующего канала, а также тактовые частоты четного цикла 30-го канала. Коммутатор 8 передачи управляется определителем 3 и дешифратором 4 сигналов управления. Если блока памяти не пере5 полнен (все ячейки заняты) и не опустошен (все ячейки свободны), то определителем 3 открывается путь для тактовых частот соответствующего основного канала. Если скорость передачи несколько ниже скорости

0 приема, то блок 2 памяти через некотооое время переполнится, определитель заполнения блока памяти подаст об этом сигнал в формирователь 9 адреса и через управляющие выходы в коммутатор 8 передачи. В

5 этом случае, как только дойдет очередь передачи команды от данного канала, формирователь 9 адреса на позициях 1, 2, 3, 4 и 5 разрядов нечетного цикла 30-го канала передаст зашифрованный номер канала (ад0 рее), а формирователь 5 команд согласования скоростей - на позициях 6, 7 и 8 разрядов того же цикла и канала передаст команду положительного согласования, параллельно адрес передается EI

5 дешифратор 4 сигналов управления, где адрес расшифровывается и передается команда в коммутатор 8 передачи и определитель 3 заполнения блока памяти соответствующего канала. После этого на позициях четного цикла 30-го канала подключением его

тактовых частот производится внеочередная передача информации i/.з блока 2 памяти соответствующего канала, что устраняет его переполнение. Если скорость передачи выше скорости приема, то блок 2 памяти через некоторое время опустошится. В этом случае формирователь 5 команд согласования скоростей передаст в тракт передачи команду отрицательного согласования, дешифратором 4 сигналов управления и определителем 3 будут отключены тактовые частоты основного канала и четного цикла 30-го канала, за этот цикл передача из блока памяти производиться не будет-опустошение будет компенсировано.

Дешифратор 1 команд согласования скоростей состоит (фиг. 4) из трех триггеров 53, 54 и 55, двух логических элементов ЗИ 56 и 57 и логических элементов 2И 50 и 51 - по числу каналов. На вход дешифратора от при- емного оборудования подаются тактовые частоты и информация 6, 7 и 8 разрядов нечетного цикла: 30-го канала, где передаются и принимаются команды согласования скоростей. Расшифровка команд согласова- ния скоростей закодированных трехэлементным кодом (101- положительное согласование, 0 1 0-отрицательное согласование, О О О - нет команды на согласование) производится триггерами 53, 54 и 55 и логи- ческими элементами ЗИ 56 и 57. При поступлении команды положительного согласования на триггерах 53 и 55 устанавливаются 1, а на триггере 54 - О, элемент ЗИ 56 открывается и готовит к коммутации элементы 2И 50. При поступлении команды отрицательного согласования в положение 1 устанавливается триггер 54, а триггеры 53 и 55 - в положение О, в этом случае готовятся к коммутации элементы 214 51. При отсутствии команды согласозания все триггеры устанавливаются в положение О - все логические элементы 56, 57. 50 и 51 закрыты. С поступлением от дешифратора 6 адреса по цепи г адресного импульса со- ответствующего канала открывается соответствующий логический элемент 50 и 51 в зависимости от поступившей команды соответствующего канала.

Дешифратор адреса содержит (фиг.4) четырехвходовый дешифратор 52 (в данном случае микросхема К 155 ИДЗ),два триггера 47 и 60, два инвертора 58 и 59 и логические элементы ЗИ 48 и 49 по числу каналов. Дешифратор име,ет 4 входа и 16 выходов, ко- мандаадреса закодирована пятиэлементным кодом, поэтому роль 1-го входа выполняет триггер 47, который регистрирует импульс 1-го разряда. При анализе та блицы кодирования (табл.1) видно,что в

первом разряде кода каналов постоянно чередуются 1 и О, остальные позиции остаются попарно неизменными. То есть и при 1, и при О в первом разряде на остальных 4-х разрядах повторяется одна и та же комбинация, например: 1-й и 17-й каналы отличаются только О или 1 в первом разряде. При дешифрации микросхемой дешифратором определяется пара каналов, а триггером, в зависимости от поступившей посылки, определяется, к четному или нечетному каналу относится комбинация, открывается четный 48 или нечетный 49 логический элемент соответствующего канала и по цепи г управляется соответствующим выходом дешифратора команд согласования скоростей.

Формирователь 9 адреса содержит (фиг. 6) четыре восьмивходовых шифратора (микросхемы К155 1/IB1) 78-81, три логических элемента 4 НЕ-ИЛИ (микросхемы К155 ЛЕ2) 82-84, четыре логических элемента 2ИЛИ-НЕ 85-88 и два триггера 89 и 90. Для кодирования адресов 29 каналов н еобходи- .мо применить пятиэлементный код (25t32), т.е. требуется шифратор с 32 входами и 5 выходами, Такие шифраторы автору не известны, поэтому применены шифраторы с 8 входами и 3 выходами. Функциональная таблица микросхемы К155 ИВ1 приведена в табл. 2. Шифратор может работать только при нулевом потенциале на входе Е1, на входы шифрования также подаются инвертированные сигналы с определителя 3 заполнения блока памяти. Микросхема шифратора работает по приоритетному принципу: если на старшем разряде (в нашем случае на канале с меньшим номером) имеется сигнал, то младшие разряды (входы каналов, последующих) будут заблокированы, пока не будет передан сигнал предыдущего канала. В свою очередь, последующая микросхема включится в работу только в том случае, если на ее входе Е1 нулевой потенциал, который будет подан с выхода ЕО предыдущей микросхемы, а это случится, когда все входы микросхемы будут свободны, т.е. с нее передана вся информация. Таким образом, будет соблюдаться очередность обработки каналов. Вторая задача - превратить трехэлементный код каждой микросхемы в общий пятиэлементный. Как видно из таблицы кодирования каналов (табл. 1), коды делятся на 4 группы по двум последним символам: при кодировании с первой микросхемы 78 шифратора последние два символа нули, со второй 79 - единица и нуль, с третьей 80 - нуль и. единица, с четвертой 81 - единицы. Используя такую структуру сигнала, четвертый и пятый разряды кодированных сип алов передаются с дополнительных триггеров 89 и 90, установочные входы которых подключены через элементы 2 ИЛИ-НЕ к выходам ЕО шифраторов, и в зависимости от того, с какого шифратора ведется передача (на его выходе ЕО будет 1), с прямых выходов триггеров будет передаваться 1 или О. Например, если работает первая микросхема 78, то с триггеров 89 и 90 в 4 и 5 разряды сигнала передаются нули, если работает вторая микросхема 79, то с первого триггера 89 передается 1, со второго 90 - 0, и т.д.

На выходах первых трех разрядов включены элементы 4НЕ-ИЛИ 82-84, так как на выходах шифраторов 78-80 сигналы инвертированы. С выхода формирователя адреса сигналы подаются в оборудование ИКМ 1-5 разрядов нечетного цикла 30-го канала и параллельно в дешифратор 4 сигналов уп- равления.

Дешифратор 4 сигналов управления собран по той же схеме, что и дешифратор 6 адреса (фиг.4).

Формирователь 5 коменд согласования скоростей (фиг.5) собран из восьми логических элементов 8ИЛИ 61, 62, 67, 68, 71, 72, 76 и 77, двух логических элементов 4ИЛИ- НЕ 69 и 70, двух триггеров 63 и 74, трех логических элементов ЗИ 64-66, логическо- го элемента 2ИЛИ-НЕ 73 и инвертора 75. Формирователь команд согласования скоростей управляется дешифратором 4 сигналов управления через коммутаторы 8 передачи. Дешифратором управления рас- шифровывается адрес канала для которого производится согласование, передается команда в соответствующий коммутатор передачи, в котором определяется вид согласования (положительное или отрица- тельное), и в формирователь команд согласования скоростей на соответствующий вход поступает положительный потенциал и инвертированный поступает на соответствующие установочные входы триггеров 63 и 74, которыми набираается соответствующая комбинация на трех схемах совпадения 64-66 для передачи в оборудование ИКМ на 6-8 разряды 30-го канала нечетного цикла.При поступлении сигнала положительно- го согласования на выходе сборки 70 (4ИЛИ-НЕ) возникает нулевой потенциал,которым триггеры 63 и 74 устанавливаются в положение 1, схемы совпадения подготовлены к передаче комбинации 101. При поступ- лении сигнала отрицательного согласования нулевой потенциал возникает на сборке 69 (4ИЛИ-НЕ), триггер 63 устанавливается в положение О, а триггер 74 - в положение 1, схемы совпадения подготовлены к передаче комбинации 0 1 0. Если ни на один вход сигнал согласования не поступил, то установившиеся положительные потенциалы на выходах сборок 63 и 74 поступят на схему совпадений 73 (2И-НЕ), триггер 74 установится в положение О, схемы совпадений 64-66 будут закрыты, в линию будет передаваться комбинация 000. Следует иметь в виду, что за один цикл на формирователь команд согласования скоростей может поступить только одна команда, что определяется формирователем адреса.

Коммутатор 7 приема по числу каналов представляет собой (фиг. 2) восемь коммутационных цепей на схемах совпадения 2И 11 и 12 и логики 2ИЛИ-НЕ 13 каждая. В цепях управления стоят триггеры 26 и 27, логические элементы 2И 23 и 24, 2ИЛИ 25 и 2ИЛИ- НЕ 25. Коммутатор 7 приема работает следующим образом. На входы схем совпадений 11 подаются сигналы соответствующего канала, а на входы схем совпадения 12 - сигналы четного цикла 30-го канала. При отсутствии сигналов согласования скоростей нулевым потенциалом, поступающим от блока памяти, триггер 26 установлен в положение 1. а триггер 27 - в положение О, подготовлены к коммутации схемами 11 совпадения цепи соответствующего основного канала, сигналы которого коммутируются в блок памяти. При поступлении команды положительного согласования по цепи е от дешифратора команд согласования скоростей триггер 27 устанавливается в положение 1, тем самым готовятся к коммутации цепи от дополнительного 30-го канала через схемы 12 совпадения и устанавливается в положение О триггер 26, закрывая цепи основного канала. Производится коммутация информации, поступившей по дополнительному каналу. При поступлении команды отрицательного согласования триггер 26 по цепи d от дешиф- ратора команд согласования скоростей устанавливается в положение О, триггер 27 также продолжав 1 оставаться в положении О, все цепи коммутации блокируются, информация данного цикла -в блок памяти не коммутируется, так как на данных позициях соседняя станция ее не передавала. Цепи на логических элементах 23-25 служат для коммутации 8 импульса тактовой часто- ты коммутируемого канала для установки элементов определителя 3 заполнения блока памяти, блока 2 памяти и коммутатора 7 приема в исходное; состояние.

Блок 2 памяти представляет собой матрицу (фиг, 2) из 24 ячеек-три столбца по восемь ячеек. Первый столбец состоит из восьми триггеров 14. второй - из восьми

триггеров 15 и третий - из восьми триггеров 16. В реверсивные установочные цепи первого и второго столбцов включены инверторы 19 и 20. При поступлении на первый столбец информация тактовым импульсом восьмого разряда принимаемого канала перезаписывается во второй столбец и в третий, если он свободен. Тактовый импульс поступает через определитель заполнения блока памяти по цепям а и t одновременно с перезаписью через инверторы 19 и 20, которые выполняют также роль линий задержки, производится установка ячеек в исходное-положение. Передача из блока памяти ведется из третьего столбца.

Схема коммутатора 8 передачи (фиг. 2) состоит из восьми схем совпадения ЗИ 17, восьми схем совпадения ЗИ 18, двух триггеров 30 и 31. в установочные цепи которых включены логические схемы 2I/1-HE 28 и 29. во вспомогательные цепи включены логическая схема 2ИЛИ-НЕ 21 и инвертор 22, Управление коммутатором передачи производится определителем заполнения блока памяти. Если блок памяти не переполняется и не опустошается, то триггер 30 находится в положении 1. а триггер 31 в положении О, через схемы 17 совпадения ЗИ передача ведется по основному каналу. Если блок памяти начинает переполняться, то в коммутатор передачи поступает положительный потенциал от дешифратора сигналов управления и по цепи г от определителя заполнения блока памяти, которые через логическую схему 29 устанавливают триггер 31 в положение 1, создается цепь передачи информации по дополнительному каналу. Одновременно по цепи (+) подается положительный потенциал на формирователь команд согласования скоростей, откуда в тракт передается команда положительного согласования. При опустошении блока памяти в коммутатор передачи от дешифратора сигналов управления положительный потенциал поступает по цепи f, в этом случае триггер 30 устанавливается в положение О, триггер 31 также остается в положении О, положительный потенциал на формиро затель команд согласования скоростей подается по цепи (-), откуда в тракт передается команда отрицательного согласования, цепи передачи коммутатора блокируются на один цикл - опустошение блока памяти компенсируется. Логическая схема 21 и инвертор 22 служат для коммутации импульса тактовой частоты восьмого разряда канала передачи в определитель заполнения блока памяти для установки его элементов в исходное состояние, одновременно выполняя роль линий задержки.

Определитель 3 заполнения блока памяти состоит (фиг. 3) из пяти инверторов 32, 37, 43, 44 и 46, пяти триггеров 33, 36, 38, 42 и 45, двух логических схем ЗИ 34 и 39, двух логических схем ЗИ-НЕ 35 и 41 и логической схемы 2ИЛИ-НЕ 40. Управляется от коммутатора приема по цепи тчР8 пр, от комму0 татора передачи по цепи тчР8 пер, от дешифратора сигналов управления по цепи (см. чертеж). Работает следующим образом. Когда все ячейки блока памяти не имеют информации, триггеры 33, 38 и 45 окажутся

5 в положении О, так как из тракта приема очередная комбинация еще не поступила, следовательно, не прошел сигнал по цепи тч Р8 пр,а передача из последнего столбца уже произведена, сигнал тч Р8 пер прошел

0 через логическую схему ЗИ-НЕ, триггер 42 будет в положении 1, по цепи f будет передан сигнал об отрицательном согласовании в коммутатор передачи, а через логический элемент 2ИЛИ-НЕ по цепи k в

5 формирователь адреса. При заполнении блока памяти после каждой принятой восьмибитовой комбинации в определитель заполнения по цепи тч Р8 пр поступает импульс через инвертор 32 на триггер 33 и

0 логические схемы 34 и 39. При передаче из блока памяти после каждой переданной восьмибитовой пачки в определитель заполнения по цепи тч Р8 пер через инвертор 44 поступает импульс на реверсивный уста5 новочный вход триггера 45, который устанавливается в положение О, готовится к перезаписи в третий столбец, цепь управления f. Аналогичное действие производится при перезаписи из второго столбца, В

0 этом случае участвуют логическая схема 34 и триггер 38. Если передача из блока памяти ведется несколько медленнее, чем прием,то наступит такой момент, когда ячейки всех трех столбцов будут заполнены. В этом слу5 чае все три триггера 33, 38 и 45 будут в положении 1, через схему ЗИ-НЕ 35 триггер 36 установится в положение 1, по цепи q будет передан сигнал о положительном согласовании в коммутатор передачи, а по

0 цепи к-в формирователь адреса. Из блока памяти по дополнительному каналу будет передана очередная восьмибитовая пачка- переполнение будет устранено.

Технико-экономическая эффективность

5 предлагаемого устройства состоит в том, что оно позволяет производить согласование скоростей приема и передачи при электронной коммутации каналов с импульсно-код овой модуляцией, что дает возможность по оммутируемым сетям с

ИКМ передавать не только аналоговую (разговор), но и дискретную информацию. Форму л а изобретени я

Ретранслятор асинхронных сигналов с импульсно-кодовой модуляцией, содержащий дешифратор команд согласования скоростей, блок памяти, подключенный к двум его управляющим входам определитель заполнения блока памяти, дешифратор сигналов управления и формирователь команд согласования скоростей, отличающий- с я тем, что, с целью повышения пропускной способности, введены дешифратор адреса, коммутатор приема, коммутатор передачи и формирователь адреса, управляющий вход которого подключен к выходу определителя заполнения блока памяти, второй и третий выходы которого соединены с управляющими выходами коммутатора приема и коммутатора передачи, информационные входы последнего из которых через блок памяти соединены с выходами коммутатора приема, управляющие входы которого соединены с выходами дешифратора команд согласования скоростей, к адресным входам которого подключены выходы дешифратора адреса, управляющий выход блока памяти соединен с управляющим входом коммутатора приема, другие

два выхода определителя заполнения блока памяти подключены к адресным входам коммутатора передачи, управляющий вход которого объединен с третьим входом определителя заполнения блока памяти и подключей к выходу дешифратора сигналов управления, адресные входы которого подключены к выходам формирователя адреса, а формиррватель команд согласования скоростей подключен к выходам коммутатора

передачи.

ТАБЛИЦА КОДИРОВАНИЯ КАНАЛОВ

Функциональная таблица микросхемы К155 ИВ1

Таблица 1

Продолжение табл. 1

Таблица 2

f

$

L/.998AL

/

(f3OJ ЖОМУ

Hl/OUjtfdy

ftjgtrou/j 2 o$ vawfoi/

u$c// w

IL99QLI