Устройство для подсчета числа единиц Советский патент 1993 года по МПК G06F7/50 H03M7/00 

J

ю ч

Изобретение относится к области вычислительной техники и микроэлектроники и предназначено для построения быстродействующих матричных арифметических устройств.

Цель изобретения - расширение области применения за счет увеличения разрядности входной информации.

На чертеже представлена схема устрой- ства для подсчета числа единиц.

Устройство содержит первый, второй, пятый, четвертый и третий элементы СЛОЖЕНИЕ ПО МОДУЛЮ ДВА 1-5, два мажоритарных элемента 6-7 с порогом два, два мажоритарных элемента 8-9 с порогом четыре, третий, четвертый, перзый, второй элементы 10-13 И, два элемента 14-15 ЗАПРЕТ, два полусумматора 16 и 17, сумматор 18, одиннадцать входов 19-29, четыре выхо- да 30-33.

Устройство работает следующим образом. На входы 19-29 поступают двоичные переменные XL..XII соответственно, на выходах 30-33 реализуются логические функции fo...fs соответственно, которые составляют двоичный код N 8f3 + 4f2 + 2fi + f0 числа логических единиц, содержащихся во множестве входных сигналов {XL X2,...,

иЬ

Логические функции f0...f3 реализуются сумматором согласно следующим выражениям:

f0 q &

f-l Wt

h мЗ (йл, (иг, о)з ) ± глз $ftj Ј #з Ф № Ь (1)з ро (+ рз #з + Л а% {Ъ + ш wi 0)3 J ,

(D где

ел (1(р2 з:соз 2 V& fPi xi . . Jjхе; X7(f Х8Цу. .. (Јxi i; pi M02(xi. X2,...,xe: V Ms2(x7, xa,...,xii); рз Me (xi, Х2,...,хб); V Ms (XT. X8,...,xn);

И X1, X2...X6

Здесь функция л-входового мажоритарного элемента с порогом К определяется так:,.

I 1,если21+ Z2+...+Zn К MnK(zi.z2....,Zn) /.

0, если zi + z2+.,.+zn K, Ј {0, 1} и m 1. 2, ...,п.

Известно, что логические функции, реализуемые на выходах различных типов сумматоров, являются симметрическими. Поэтому логические функции f0...f3, реализуемые устройством, могут быть заданы с помощью рабочих чисел:

(2)

Несложно показать, что система логических функций (1) и (2) являются тождествен ными.

Формула изобретения Устройство для подсчета числа единиц, содержащее четыре элемента СЛОЖЕНИЕ ПО МОДУЛЮ ДВА, два элемента ЗАПРЕТ, сумматор, даа полусумматора, два мажоритарных элемента с порогом два, два мажоритарных элемента с порогом четыре и два элемента И, причем входы разрядов с первого по пятый устройства соединены с .первого по пятый входы первых элементоэ СЛОЖЕНИЕ ПО МОДУЛЮ ДВА, мажоритарных элементов с порогом два и с порогом четыре, входы разрядов с седьмого по одиннадцатый устройства соединены с первого по пятый входами вторых элементов СЛОЖЕНИЯ ПО МОДУЛЮ ДВА, мажоритарных элементов с порогом два и с порогом четыре, выходы первого и второго элементов СЛОЖЕНИЕ ПО МОДУЛЮ ДВА соединены с входами первого и второго слагаемых первого полусумматора, выход переноса которого соединен с входом переноса сумматора и первыми входами первого и второго элементов И , выходы которых соединены с первым и вторым входами третьего элемента СЛОЖЕНИЕ ПО МОДУЛЮ ДВА, третий вход которого соединен с выходом переноса второго полусумматора, вход первого слагаемого которого соединен с выходом первого мажоритарного элемента с яорогом четыре, с инверсным входом первого элемента запрета и вторым входом первого элемента И, третий вход которого соединен с входом второго элемента запрета и входом первого слагаемого сумматора, вход второго слагаемого которого соединен с вторым входом второго элемента И и выходом первого элемента запрета, прямой вход которого соединен с выходом первого мажоритарного элемента с порогом два. выход второго мажоритарного элемента с порогом два соединен с прямым входом

второго элемента запрета, инверсный вход которого соединен с выходом второго мажоритарного элемента с порогом четыре, третьим входом второго элемента И и входом второго слагаемого второго полусумматора, выход суммы которого соединен с первым входом четвертого элемента СЛОЖЕНИЕ ПО МОДУЛЮ ДВА, второй вход которого соединен с выходом переноса .сумматора, выход суммы первого полусум-. матора соединен с выходом первого разряда результата устройства, выходы четвертого и третьего элементов СЛОЖЕНИЕ ПО МОДУЛЮ ДВА соединены с выходами третьего и четвертого разрядов результата устройства, отличающееся тем, что, с целью расширения области применения путем увеличения разрядности входной информации, в устройство введены третий и четвертый элементы И и пятый элемент СЛОЖЕНИЕ ПО МОДУЛЮ ДВА,

выход которого соединен с выходом второго разряда результата устройства, входы разрядов с первого по пятый устройства соединены с первого по пятый входы третьего элемента И, шестой вход которого соединен с входом шестого разряда устройства и с шестыми входами первых мажоритарных элементов с порогом два и с порогом четыре и первого элемента СЛОЖЕНИЕ ПО МОДУЛЮ ДВА, выход третьего элемента И соединен с первыми входами четвертого элемента И и пятого элемента СЛОЖЕНИЕ ПО МОДУЛЮ ДВА. второй вход которого соединен с выходом суммы сумматора, вход первого слагаемого которого соединен с вторым-входом четвертого элемента И, выход которого соединен с третьим входом четвертого элемента СЛОЖЕНИЕ ПО МОДУЛЮ ДВА и четвертым входом третьего элемента СЛОЖЕНИЕ ПО МОДУЛЮ ДВА. ..