Устройство для преобразования чисел из кода системы остаточных классов в позиционный код с контролем ошибок Советский патент 1993 года по МПК G06F11/08 H03M7/18 

Изобретение относится к вычислительной технике и может быть использовано для сопряжения устройств, функционирующих в системе остаточных классов с позиционными системами счисления, а также для контроля информации.

Целью изобретения является увеличение быстродействия и сокращение аппаратурных затрат.

Устройство использует в своей работе следующее. Известно, что для обнаружения и исправления ошибок в информации, представленной в системе остаточных классов (СОК), необходимо наличие контрольных (избыточных) оснований. Например, СОК имеет 6 рабочих и 2 контрольных основания, тогда рабочий диапазон

.Р2.РЗ.Р4.Р5.Р6.(1) а полный Рп Pp.P7.P8. причем (2) Р1 Р2 РЗ Р4 Р5 Р6 Р7 Р8. Число в СОК представится в виде

А (а. «2. (Q. t. 4. (Ъ. «о, П7. Ой)

Основываясь на методе проекций, если кодовое слово правильно, то все проекции числа А будут равны самому числу, в случае ошибки по одному из оснований правильной будет лишь одна проекция по этому же основанию.

В устройстве с целью увеличения быстродействия предлагается вычисление проекций по двум основаниям, но с учетом того, чтобы при исключении двух оснований диапазон представления проекции превышал бы рабочий диапазон, то есть Рр PJJ.

Например, имеем те же восемь оснований P1.P2.P3.P4.P5.P6.P7.PS. Рабочий диапазон Рр. Исключая два основания Р1.2 P3.P4.P5.P6.P7.PS Рр Р3.4- Р1.Р2.Р5.Р6.Р7.Р8 Рр Р5.6 Р1.Р2.РЗ.Р4.Р7. Р7.8 - Р1.Р2.РЗ.Р4.Р5.Р6 - Рр. получаем выполнение указанного условия. Для перевода проекций числа Г. в ПСС используется выражение А (а Bi + 62 + + 0585+05566+ 787+03 Вs) modP3.4

(Л

С

vj ю

xj

Ю

аналогично для проекций по другим двум основаниям Р1.2; PB.fi: Р7.8.

После вычисления проекции по двум основаниям результат сравнивается с рабочим диапазоном Pp. При попадании результата в рабочий диапазон результат считается правильным и вычисления на этом заканчиваются. В случае выхода результата за пределы диапазона Рр производится вычисление следующих проекций по двум основаниям до тех пор. пока результат не будет меньше или равен Pp. Если же такого не происходит, делается вывод о том, что ошибка произошла более чем по одному основанию и исправление ее невозможно.

На чертеже представлена функциональная схема предлагаемого устройства.

Устройство для преобразования чисел из кода СОК в позиционный код с контролем ошибок содержит группу блоков элементов И 1, первый счетчик 2. дешифратор 3. триггер 4, первый элемент И 5, первый блок памяти 6, второй элемент И 7. схему 8 сравнения с константой, сумматор 9 по модулю, блок умножения 10, второй счетчик 11. второй блок памяти 12, информационные входы устройства 13. выход 14 окончания преобразования, выход 15 результата устройства, тактовый вход 16, вход 17 запуска.

Группа блоков элементов И 1 состоит из п блоков элементов И, где п - количество модулей СОК, блок состоит из m элементов И, где m og2Pi . где Pi - основание СОК. Объединение выходов блоков 1.1-1.8 элементов И выполняет функцию логического ИЛИ. Счетчики 2 и 11 - известные функциональные элементы. Коэффициент счета первого счетчика должен быть Ксч1 S Ni. где NI «п /2 - количество ячеек памяти первого блока памяти. Коэффициент счета второго счетчика K4V2 N2. где N2 п/2 - количество ячеек памяти второго элемента памяти. Дешифратор 3 - известный функциональный элемент с числом выходов, равным п, а входов, соответственно 1од2п. В качестве триггера 4 выбран RS-триггер. Первый б и второй 12 блоки памяти представляют собой ПЗУ с информационной емкостью NI гГ/2хлл и NZ п/2хМ соответственно, где М - разрядность представления модулей сумматора по модулю.

Пример блоков памяти для п 8.

Первый блок памятиВторой блок

памяти

Bi1 В21 Вз1 В41 О О Вэ1Р56 Bi2B220 0 Б52В 2В7-Вв2 °- О 0 8з3 В43 В53 Вб3 Вт3 В83

В14В24Вз4В44В5 Вл40 О

Рз.4 PU

Р7.8

Схема 8 сравнения с константой представляет собой комбинационную схему, количество разрядов которой определяется величиной Рр. Сумматор по модулю 9-накапливающего типа, количество разрядов соразмерно с величиной Рп. Блок умножения 10 выполняет операцию арифметического умножения величин остатка по модулю от числа (А на Bi ортогональный базис.

Устройство работает следующим образом.

На вход 17 запуска подается-импульс, который устанавливает триггер 4 в единичное состояние и одновременно устанавливает первый 2 и второй 11 счетчики в нулевое состояние. Единичный уровень с выхода триггера 4 подается на вторые входы первого 5 и второго 7 элементов И, что разрешает прохождение тактовых импульсов с

тактового входа 16 на счетный вход первого счетчика 2.

При поступлении первого тактового импульса на счетный вход первого счетчика 2 на его выходе формируется число 1 вдвоич

ном коде, которое служит адресом для первого блока памяти, а также поступает на вход дешифратора 3 и формирует 1 на первом его выходе, которая, проходя через второй элемент И 7, поступает на счетный

вход второго счетчика 11 и формирует на его выходах адрес первой ячейки для второго блока памяти 12, с выхода которого на вход задания величины модуля поступает значение первого модуля и сумматор 9 готов сумм ировать по модулю Ps.e. Единичный сигнал с первого выхода поступает на блок 1.1 группы блоков элементов И 1 и тем самым пропускает на блок умножения 10 значение первого остатка от числа А. Таким образом,

на входы блока умножения 10 поступают «1 и Bi. С его выхода произведение поступает на сумматор 9 по модулю и записывается в его регистр. После этого с тактового входа 16 второй импульс поступает на счетный вход первого счетчика 2, на выходе которого формируется число 2 в двоичном коде, пе-:которому из первого блока памяти б выдается следующее значение ортогонального базиса В2 и открывается блок 1.2

группы блоков элементов И 1. На блок умножения 10 поступят следующие операнды Oi и В2 , а в регистр сумматора 9 запишется

сумма п Bi .+ 0382 и т.п. С приходом восьмого тактового импульса с выхода сумматора 9 на вход схемы 8 сравнения с константой поступит проекция числа А по модулям PS и Ре. Еспи А Рр. то на выходе схемы 8 сравнения с константой останется нулевой уровень, который не изменит состоя ия триггера 4. Следующий тактовый импульс с входа 16 пройдет на счетный вход первого счетчика 2, который сформирует адрес следующей ячейки блока памяти 6, а так как к-входам дешифратора 3 подключены. 5 три выхода первого счетчика 2, соответствующие младшим разрядам, что соответствует коэффициенту счета КСч1 8. то нз первом выходе дешифратора опять будет единичный сигнал, который откроет блок 1.1 груп- .10 пы блоков элементов И 1 и одновременно поступит через второй элемент И 7 на счетный вход второго счетчика 11, на выходе которого будет сформирован адрес второго

модуля для сумматора 9. Таким образом, на 15 входы блока умножения 10 поступят а и В-Л т.е. будет вычисляться вторая проекция исла А, после вычисления которой производится сравнение с константой. Если А Рр,

о на выходе схемы 8 сравнения с констан- 20 ой появится единичный сигнал, который перекинет в нулевое состояние триггер 4, . то закроет первый 5 и второй 8 элементы И, на выходе 15 результата устройства будет выдан правильный результат и. преобразо- 25 вание числа А из СОК в ПСС закончится. ;.Формула изобретения Устройство для преобразования чисел из кода системы остаточных классов в позиционный код с контролем ошибок, содержа- 30 щее, группу блоков элементов И, блок множения, сумматор по модулю, первый блок памяти, схему сравнения с константой, риггер, первый элемент И, причем информационные входы устройства соединены с 35 первыми входами соответствующих блоков элементов И, выходы которых соединены с

входом первого сомножителя блока умножения, вход второго сомножителя которого соединен с выходом первого блока памяти, выход блока умножения соединен с входом сумматора по модулю, выход которого является выходом результата устройства и подключен к входу схемы сравнения с константой, выход которой является выходом окончания преобразования и подключен к входу сброса триггера, выход которого подключен к первому входу первого элемента И, второй вход которого подключен к тактовому входу устройства, единичный вход триггера подключен к входу запуска устройства, отличаю щ е е с я тем, что, с целью увеличения быстродействия и сокращения объема оборудования, устройство содержит первый и второй счетчики, дешифратор, второй блок памяти и второй элемент И, причем выход первого элемента И подключен к входу разрешения чтения первого блока памяти и счетному входу первого счетчика, выходы которого соединены с адресными входами первого блока памяти и входами дешифратора, выходы которого соединены с вторыми входами соответствующих блоков элементов И, пзр-пый выход дешифратора подключен к первому входу второго элемента И, к втерому входу которого подключен-выход триггера, выход второго элемента И подключен к счетному входу второго счетчика выход которого подключен к адресным входам второго блоча памяти, выход которого подключен к входу задания величины модуля сумматора по модулю, вход запуска устройства подключен к входам сброса первого и второго счетчиков.

Изобретение относится к вычислительной технике и может быть использовано для сопряжения устройств, функционирующих в системе остаточных классов с позиционными системами счисления, а также для контроля информации. Цель изобретения - увеличение быстродействия и сокращение объема оборудования. Для этого изменяют алгоритм работы, сокращают объем блоков памяти, вводят первый и второй счетчики и образуют между ними блоки связи, что дает возможность увеличить быстродействие и сократить объем оборудования. 1 ил.