Процессор параллельной обработки Советский патент 1993 года по МПК G06F15/00 G06F9/00 

Изобретение относится к вычислительной технике и может быть использовано в составе специализированных быстродействующих вычислительных систем, коммутационная сеть которых организована по принципу гиперкуба.

Известно устройство, содержащее арифметико-логическое устройство, регистр команд, 8 мультиплексоров 4, триггера, узел константы, дешифратор команд, выходы которого соединены с мультиплексорами, триггерами и арифметико-логическим устройством, выход которого соединен с входом первого триггера, выход которого

соединен с входом второго триггера и входом первого мультиплексора, второй вход которого соединен с выходом второго триггера, выход первого мультиплексора, второй вход которого соединен с выходом второго триггера, выход первого мультиплексора соединен с входом второго мультиплексора, группа выходов которого соединена с группой выходов устройства и с группой выходов третьего и четвертого мультиплексоров, вход которого соединен с входом третьего триггера и выходом четвертого триггера, вход которого соединен с выходом пятого мультиплексора, вход

XI

О х|

а

ю о

которого соединен с выходом шестого мультиплексора, выходы которого соединены с входами седьмого, восьмого мультиплексора и с входами устройства, выходы седьмого и восьмого мультиплексоров соединены с входами арифметико-логического устройства, командные входы устройства соединены с регистром команд, выход которого соединен с узлом констант, выход которого соединен с пятым мультиплексором, выход регистра команд соединен с выходом уст; ройства.

Недостатками этого устройства являются его конструктивная сложность и низкая производительность.

Наиболее близким к предлагаемому по технической сущности является матричный параллельный процессор, содержащий мультиплексор-дешифратор, регистр ввода- вывода, регистр первого операнда, регистр второго операнда, сумматор, триггер переноса, ОЗУ, первая группа входов которого соединена с группой адресных входов процессора, вторая группа входов которого соединена с группой входов мультиплексора-дешифратора, группа выходов которого соединена с регистром ввода-вывода, регистром первого операнда, регистром второго операнда, триггером переноса и ОЗУ. информационный вход процессора соединен со входом регистра ввода-вывода, выход которого подключен к первому выходу процессора, выход регистра первого операнда подключен к первому входу сумматора и глобальному выходу процессора, выход регистра второго операнда подключен к второму входу сумматора, третий вход которого соединен с выходом триггера переноса, а группа выходов сумматора соединена с мультиплексором-дешифратором.

Недостатками устройства являются ограниченные функциональные возможности и невысокое быстродействие.

Цель изобретения - повышение быстродействия за счет введения двух двухвходо- вых памятей и обеспечения обмена информацией по коммутационной сети, организованной по принципу гиперкуба.

Поставленная цель достигается тем, что в процессор параллельной обработки, содержащий первый дешифратор, арифметико-логическое устройство, регистр ввода-вывода, регистр первого операнда, регистр пторого операнда, первый блок оперативной памяти, блок управления, первый вход кода операции соединенный с входом первого дешифратора, первый информационный вход-выход соединенный с информационным входом регистра ввода-вывода, дополнительно введены первый и второй

регистры состояния, с первого по четвертый счетчики адреса, блок упраления оперативной памятью, второй блок оперативной памяти, коммутатор, арифметико-логическое

устройство, второй дешифратор, с первого

по четвертый триггеры, с первого по пятый

мультиплексоры, блок управления, третий

дешифратор и магистральный элемент,

информационный вход-выход которого

является вторым информационным входом- выходом процессора, вход синхронизации которого соединен с входами синхронизации блока управления и блока управления оперативной памяти, первый выход которого соединен с входами Выборка первого блока оперативной памяти и второго блока оперативной памяти, второй выход блока управления оперативной памяти соединен с входом Запись-чтение первого блока оперативной памяти, первый и второй выходы которого соединены соответственно с пер,- вым и вторым информационными входами коммутатора, первый и второй выходы которого соединены соответственно с информационными входами регистров первого и второго операндов, выход регистра первого операнда соединен с входом первого операнда арифметико-логического устройства, первым информационным входом первого

мультиплексора и информационным входом регистра ввода-вывода, выход регистра второго операнда соединен со входом второго операнда арифметико-логического устройства, первый и второй информационные выходы которого соединены соответственно с информационными входами первого и второго триггеров, выход первого триггера соединен с первым информационным входом второго мультиплексора, выход которого соединен с входом переноса арифметико-логического устройства, выход второго триггера соединен с входом третьего операнда арифметико-логического устройства и с первым информационным входом треть

его мультиплексора, выход которого соеди

нен с третьим информационным входом коммутатора, третий выход которого соединен с информационным входом третьего триггера и с первым информационным

0 входом четвертого мультиплексора, выход которого соединен с первым информационным входом магистрального элемента, информационный выход которого соединен с информационным входом четвертого триг5 гера и первым информационным входом пятого мультиплексора, выход которого соединен с четвертым информационным входом коммутатора, четвертый выход которого соединен с информационным входом первого блока оперативной памяти, первый

и второй адресные входы которого соединены соответственно с выходами первого и второго счетчиков адреса, информационные входы с первого по четвертый счетчиков адреса соединены с выходом первого регистра состояния, второй выход которого соединен с управляющим входом коммутатора, пятый выход которого соединен с информационным входом второго блока оперативной памяти, первый и второй выходы которого соединены соответственно с пя- тым и шестым информационными входами коммутатора, вход признака Код операции выдан процессора соединен с входом признака кода операции блока управления, с входом строРирования первого дешифратора, с первым стробирующим входом блока управления оперативной памяти, третий выход которого соединен с входом режима работы с первого по четвертый счетчиков адреса, информационные выходы третьего и четвертого счетчиков адреса соединены соответственно с первым и вторым адресными входами второго блока оперативной памяти, вход Запись-чтение второго блока оперативной памяти соединен с четвертым выходом блока управления оперативной памяти, пятый выход которого соединен с входом разрешения записи первого регистра состояния, выход первого дешифратора соединен с входом режима работы первого регистра состояния, первый информационный вход которого и первый информационный вход второго регистра состояния соединены с вторым входом кода операции процессора, третий вход кода.операции процессора соединен с вторым информационным входом первого регистра состояния и с вторым информационным входом первого мультиплексора, второй и третий информационные входы второго мультиплексора соединены с шинами логического нуля и логической единицы, третий информационный вход-выход процессора соединен с вторым информационным входом-выходом регистра ввода-вывода, выход которого соединен с вторым информационным входом третьего мультиплексора, управляющий вход которого соединен с первым выходом блока управления, выход первого мультиплексора соединен с вторым информационным входом второго регистра состояния, вход кода операции арифметико-логического устройства соединен с выходом второго дешифратора, вход признака Сопровождение ввода-вывода процессора соединен с входом разрешения записи регистра зводэ- выводэ, вход стробирования которого соединен с вторым выходом блока управления, первый, третий выходы которого соединены

с первым входом синхронизации с первого по четвертый триггеров, четвертый выход блока управления соединен с вторым входом синхронизации с первого по четвертый

триггеров-, выход четвертого триггера соединен с вторым информационным входом пятого мультиплексора, третий информационный вход которого соединен с выходом третьего триггера и вторым информацион0 ным входом четвертого мультиплексора, управляющий вход которого соединен с первым выходом второго регистра состоя- ния, второй выход которого соединен с входом режима работы блока управления и с

5 входом третьего дешифратора, выход которого соединен с управляющим входом пятого мультиплексора, пятый информационный вход которого соединен с информационным входом процессора, первый выход первого

0 регистра состояния соединен с входом режима работы блока управления оперативной памяти, пятый выход блока управления соединен с входами синхронизации регистров первого и второго операндов, второй

5 выход первого регистра состояния соединен с входом разрешения записи регистра ввода-вывода, шестой выход блока управления соединен с управляющим входом мзги- стральногоо элемента, седьмой и восьмой

0 выходы блока управления соединены соответственно с вторым и третьим управляющими входами коммутатора, девятый выход блока управления соединен с управляющим входом первого мультиплексора, десятый

5 выход блока управления соединен с входом записи второго регистра состояния, третий выход которого соединен с входом разрешения работы арифметико-логического устройства, четвертый и пятый выходы вто0 рого регистра состояния соединены соотвт- ственно с первым и вторым входами кода операции блока управления, четвертый вход кода операции процессора соединен со входами кода операции блока управле5 ния оперативной памяти и блока управления, пятый вход кода операции процессора соединен с управляющим входом второго мультипексора.

Блок управления содержит счетчик,

0 первый и второй триггеры, элемент исключающее ИЛИ, с первого по деьятый элементы И. с первого по четвертый элементы ИЛИ и элемент НЕ, выход которого является четвертым выходом блока, первый вход кода

5 операции которого соединен с первым входом первого элемента ИЛИ, выход которого соединен с первым входом первого элемента И. выход которого соединен с седьмым выходом блока, первый выход которого соединен с вторым входом первого элемента

ИЛУ и с аыходом второго элемента И, первый вход которого соединен с первым входом третьего элемента И и выходом четвертого элемента И, первый вход которого соединен с первыми входами пятого и шестого элементов И и с входом кода операции блока, вход кода операции блока соединен с первыми входами элемента ИСКЛЮЧАЮЩЕЕ ИЛИ и седьмого элемента И, выход которого является восьмым выходом блока, второй выход которого соединен с выходом третьего элемента И, второй вход которого, второй вход второго элемента И, второй вход пятого элемента И, инверсный вход шестого элемента И, прямой вход четвертого элемента И подключены к входу кода операции блока, второй инверсный вход четвертого элемента И соединен со вторым входом шестого элемента И, инверсным входом пятого элемента И и подключен к входу кода операции блока, вход синхронизации блока соединен с первыми входами восьмого и девятого элементов И, счетными входами счетчика и первого триггера, прямой выход которого соединен с вторым входом девятого элемента И и со счетным входом второго триггера, инверсный выход которого соединен с информаци- он.ным входом второго триггера и с третьим входом девятого элемента И, выход которого соединен с пятым выходом блока, третий выход которого соединен с выходом восьмого элемента И. второй, третий, четвертый, и пятый входы которого соединены соответственно с первым, вторым, третьим и четвертым выходами счетчика, инверсный вход которого соединен с входами элемента НЕ, с устанопочными вхдами первого и второго счетных триггеров и входом признака Код операции выдан блока, вход режимов работы -блока соединен со вторым входом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ и первым и вторым входами второго элемента ИЛИ, выход которого соединен с первым входом третьего элемента ИЛИ. выход которого соединен с шестым выходом блока, девятый выход которого соединен с выходом шестого элемента И и первым входом четвертого элемента ИЛИ, выход которого является де- - сятым выходом блока, вход кода операции блока соединен с вторым входом первого элемента И. вход признака кода операции блока соединен с вторым входом седьмого элемента И. выход пятого элемента И соединен с вторым входом четвертого элемента ИЛИ, пыход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ соединен с вторым входом третьего элемента ИЛИ, инверсный выход первого триггера соединен с информационным входом пероого триггера.

Блок управления оперативной памяти содержит дешифратор, с первого по пятый триггеры, с первого по шестой элементы И, первый и второй элементы ИЛИ, первый и

второй элементы И-ИЛ И, выход дешифратора подключен к третьему выходу блока, пятый выход которого соединен с выходом первого элемента И, первый вход которого соединен с первым входом второго элемен0 тз И, инверсным входом дешифратора и с инверсными входами установки в ноль с первого по четвертый триггеров и является входом Код операции выдан блока, вход стробирования которого соединен с входом

5 синхронизации первого триггера и с вторым входом второго и первым входом третьего элементов И, выход которого соединен с входом синхронизации пятого триггера, прямой выход которого является первым

0 выходом блока, второй-и четвертый выходы которого соединены соответственно с дами четвертого и пятого элементов И, вход кода операции блока соединен с первыми входами первого и второго элементов 2И5 ИЛИ, выходы первого и второго элементов 2И-ИЛИ соединены соответственно с первыми входами четвертого и пятого элементов И, вход кода операции блока соединен с инверсным входом шестого элемента И. вы0 ход которого соединен с вторыми входами первого и второго элементов 2И-ИЛИ, третьи и четвертые входы которых являются управляющим входом блока, вход кода операции блока соединен с входом дешифрзто5 ра, с первым и вторым инверсными входами и с первым и вторым прямыми входами первого элемента ИЛИ, выход которого соединен с входом шестого элемента И, прямой выход первого триггера соединен с входом

0 синхронизации второго триггера, выход которого соединен с вторыми входами первого и третьего элементов И, третьи входы которых соединены между собой и с третьим входом второго элемента И, с инверсным

5 выходом и информационным входом первого триггера, четвертый вход первого элемента И соединен с инверсным выходом четвертого триггера, первым входом второго элемента ИЛИ и информационным

0 входом четвертого триггера, вход синхронизации которого соединен с информационным входом и инверсным выходом третьего триггера, пятым входом первого элемента И и с вторым входом второго элемента ИЛИ,

5 выход которого соединен с оторыми охода- ми четвертого и пятогс лементов И. третьи входы которых соединены с инверсным выходом пятого триггера и с входом синхронизации третьего триггера, информационный вход пятого триггера подключен к потенцизлу логической единицы, выход второго элемента И соединен с входом установки в ноль пятого триггера, инверсный выход и информационный вход второго триггера соединены с четвертым входом второго элемента И. На фиг. 1 представлена функциональная схема процессора параллельной обработки; на фиг.2 - функциональная схема блока управления; на фиг.З - функциональная схема блока управления оперативной памятью; на фиг.4 - пример построения внутреннего гиперкуба. ..

Процессор параллельной обработки включает первый дешифратор 1, регистр 2 ввода-вывода, регистр 3 первого операнда, регистр 4 второго операнда, первый блок 5 оперативной памяти, первый регистр 6 состояния, второй регистр 7 состояния, первый.счётчик 8 адреса, второй счетчик 9 адреса, третий счетчик 10 адреса, четвертый счетчик 11 адреса, первый блок 12 управления оперативной памятью, второй блок 13 управления оперативной памятью, коммутатор 14, арифметико-логическое устройство 15, второй дешифратор 16, первый триггер 17, второй триггер 18, третий триггер 19, четвертый триггер 20, первый мультиплексор 21, второй мультиплексор 22, третий мультиплексор 23, четвертый мультиплексор 24, пятый мультиплексор 25, блок 26 управления, третий дешифратор 27, магистральный элемент 28, группу входов кода операции 29, вход 30 Код операции выдан, вход синхронизации 31, первый инфор-. мационный вход-выход 32, второй информационный вход-аыход 33, третий информационный вход-выход 34, вход 35 Сопровожение ввода-вывода, информационный вход процессора 70, а блок управления содержит счетчик 36, первый триггер 37, второй триггер 38, элемент 39 ИСКЛЮЧАЮЩЕЕ ИЛИ, первый элемент 40 И, второй элемент 41 И, третий элемент 42 И, четверть элемент43 И, пятый элемент 44 И, шестой элемент 45 И, седьмой элемент 46 И, восьмой элемент 47 И, девятый элемент 48 И, первый элемент 49 ИЛИ, второй элемент 50 ИЛИ, третий элемент 51 ИЛИ, четвертый элемент 52 ИЛИ, элемент 53 НЕ, а блок управления оперативной памятью содержит дешифратор 54, первый триггер 55. второй триггер 56. третий триггер 57, четвертый триггер 58. пятый триггер 59, первый элемент 60 И, второй элемент 61 И. третий элемент 62 И, четвертый элемент 63 И, пятый элемент 64 И, шестой элемент 65 И. первый элемент 66 ИЛИ, второй элемент 67 ИЛИ, первый элемент 68 2И-ИЛИ, второй элемент 69 2И-ИЛИ.

Устройство работает следующим образом.

Процессор параллельной обработки предназначен для решения широкого клас- са задач, алгоритмы которых допускают,параллельную обработку данных.

Процессор параллельной обработки состоит из первого.дешифратора 1, обеспечивающего прием информации из 0 микрокоманды в первый регистр 6 состояния, регистр 2 ввода-вывода(рвв), обеспечивающего прием входной информации или передачу выходной информации, регистра 3 первого операнда и регистра 4 второго опе- 5 ранда, первого блока 5 оперативной памяти и второго блока 13 оперативной памяти, второго регистра 7 состояния, четырех счетчиков 8, 9, 10, 11 адреса, блока 12 управления оперативной памяти, коммутатора 14, ариф- 0 метико-логического устройства 15, второго дешифратора 16, четырех триггеров 17,;18. 19. 20, пяти мультиплексоров 21, 22, 23,Ј4, 25, блока 26 управления, третьего дешифратора 27, магистрального элемента 28. 5 Управление работой процессора осуществляется микропрограммно. Код операции (КО) - 23-разрядный.

Функциональное назначение разрядов КО:

0 О разряд КО - МН - разрешение записи по обмену по второму информационному входу-выходу и внутренним информационным входам;

1 разряд КО - MR - разрешение запи- 5 си результата АЛУ;

разряды КО - - управление переносом; .

разряды КО - - управление счетчиком 1 адреса; 0 разряды КО - - управление счетчиком 2 адреса;

разряды КО - - управление счетчиком 3 адреса;

. разряды КО-МА1 К 5 равление счетчиком 4 адреса;

19 разряды КО - - поле управления;.

разряды КО - указатель формата поля управления.

0 При отсутствии сигнала Код операции выдан (КОВ) з блоке 12 управления оперативной памяти и блоке 26 управления происходит установка в О состояние триггеров 55, 56, 57, 58, счетчика 36 и триг- 5 геров 37, 38 соответственно.

По сигналу 30 КОВ и тактовому импульсу синхронизация 31 срабатывает в блоке управления 12 оператяаной памяти элемент И 61, формируя на триггере 59 сигнал Выборка, поступающий на первый блок 5 oneративной памяти и второй блок 13 оперативной памяти.

Прежде чем начать работу необходимо в регистры состояния записать управляющую информацию. По третьему тактовому импульсу срабатывает элемент И 60 в блоке управления 12 оперативной памяти и формирует в первом дешифраторе 1 сигнал, разрешающий прием информации из КО зо вспомогательный регистр первого регистра б состояния. Регистр 6 состоит из четырех буферных регистров, на которых хранятся следующие адреса двух входов двух памятей, трехразрядного регистра кода АЛУ, трехразрядного регистра управления коммутатором памяти и признак направления передачи ввода-вывода.

Прием на первый регистр 6 состояния информации с 12 по 19 разряды КО выполняется п зависимости от трехразрядного кода указателя формата (22, 21, 20 разряды КО). Первый дешифратор 1 в зависимости от кода указателя формата формирует следующие управляющие сигналы:

М 21

000 - сигнал, обеспечивающий прием М 12-19 в первый буферный регистр адреса;

001 - сигнал, обеспечивающий прием М 12-19 в второй буферный регистр адреса;

010 - сигнал, обеспечивающий прием М 12-19 в третий буферный регистр адреса;

011 - сигнал, обеспечивающий прием М 12-19 в четвертый буферный регистр адреса;

100 - сигнал, обеспечивающий прием М 12-14 Б трехрззрядный регистр кода АЛУ, М 15-17 е трехразрядный регистр управления коммутаторами памяти, , разрешающий запись информации в РВВ и . разрешающий чтение информации из РВВ;

101 - сигнал, обеспечивающий прием наличии Г состояния в в триггер признака направления ввода-вывода.

Прием на второй регистр 7 состояния информации выполняется либо из памяти. либо из девятнадцатого разряда КО. При коде указателя формата Ю1 девятнадцатый разряд КО через мультиплексор 25 поступает на информационные входы второго регистра 7 состояния, а при коде указателя формата 110 информация с выхода коммутатора через мультиплексор 25 также поступает на информационные входы второго регистра 7 состояния.

Прием информации на второй регистр 7 состояния выполняется при наличии 1 в разрядах 13-18 КО.

При наличии 1 в 13 разряде КО состояние информационного входа заносится в триггер FH, разрешающий запись информации внутреннего и внешнего обмена в оперативную память.

При наличии 1 в 14 разряде КО состо0 яние информационного входа с мультиплексора 25 заносится в триггер FZ, разрешающий запись в блок оперативной памяти результата АЛУ или информации из РВВ.

5 При наличии Г в 15,16, 17 разрядах КО состояние информационного входа с мультиплексора 25 заносится соответственно в триггера FDO, FD1. FD2, осуществляющих выбор соседнего по обмену процессорного

0 элемента.

При наличии 1 в 18 разряде КО состр- яние информационного в хода с мультиплексора 25 заносится в триггер FN, О состояние которого обеспечивает выполне5 ние арифметических и логических операций с прямыми операндами, 1 состояние обеспечивает выполнение арифметическаих и логических операций с инверсными операндами.

0 В зависимости от состояния трехразрядного регистра кода АЛУ арифметико-логическое устройство выполняет следующие действия с хранением результата в триггере результата RO и переноса в триггере пере5 носа СО (см. табл.1).

Арифметико-логическое устройство 15 состоит из сумматора, триггера 18 результата, триггера 17 переноса и узла управления переносом. АЛУ выполняет арифметико-ло0 гические операции над двумя одноразрядными операндами и переносом. На триггере 18 результата хранится результат предыдущей операции. Узел управления переносом формирует управляющие сигналы в зависи5 мости от 2-3 разрядов КО.

При О состоянии этих двух разрядов на триггере переноса сохраняется прежнее состояние, при состяонии 01 этих разрядов выполняется запись переноса в триггер

0 переноса, при состоянии 10 этих разрядов О значение переноса поступает на вход АЛУ, при состоянии 11 этих разрядов 1 значение переноса поступает на вход АЛУ.

5 Коммутатор 14 обеспечивает обмен информацией между ПЭ и двумя 5, 13 блоками оперативной памяти. Управление коммутатором осуществляется с помощью трехразрядного (РХ. PY, PZ) регистра управления коммутатором памяти, являющимся частью

первого регистра б состояния. Нулевое состояние РХ коммутирует лервый информационный выход 1 блока оперативной памяти к входу АЛУ, а первый информационный выход 2 блока оперативной памяти к перво- му и третьему входам коммутатора Y, единичное состяоние коммутирует первый информационный выход 2 блока оперативной памяти к входу АЛУ, а первый информационный выход 1 блока оперативной памяти к первому и третьему входам коммутатора Y. Нулевое состояние PZ коммутирует второй информационный выход 1 блока оперативной памяти к второму входу коммутатора Y, а второй информационный выход 2 блока оперативной памяти к четвертому входу коммутатора Y. Единичное состояние PZ коммутирует второй информационный выход 2 блока оперативной памяти к второму входу коммутатора Y, а первый информаци- онный выход 2 блока оперативной памяти к четвертому входу коммутатора Y. Нулевое состояние PY коммутирует первый вход коммутатора ко входу Y АЛУ и четвертый вход к входу триггера 19. единичное состоя- ние PY коммутирует второй вход коммутатора к входу Y АЛУ, а-третий вход коммутатора -к входу триггера 19. Выходной коммутатор управляется разрядом PZ регистра управления, Нулевое состояние PZ коммутирует ли- бо результат операции, либо вводимую информацию, при наличии 1 состояния в триггере FZ, к второму информационному входу 1 блока оперативной памяти, а информацию, которой обмениваются ПЭ при на- личии 1 состояния О разряд КО. к. второму информационному входу 2 блока оперативной памяти. Единичное состояние PZ коммутирует результат операции или вводимую информацию при наличии 1 со- стояния в триггере FZ, к 2 информационному входу 2 блока оперативной памяти, а информацию обмена при наличии 1 состояния О разряда КО к второму информационному входу 1 блока оперативной памяти.

Запись в оперативную память информации обмена разрешается сигналом МН из кода операции и флагом FH второго регистра 7 состояния. Запись результата разрешается сигналом MR из кода операции и флагом FZ второго регистра 7 состояния. Запись вводимой информации разрешается сигналом Запись ввода-вывода (ЗВ8) и флагом FZ.

Формирование сигналов записи в ПЭ осуществляется по следующей формуле: 3n03yi MHnFHnPZvPZn(MRv3BB)nFZ 3n03y2 MHnFHnPZvPZn(MRv3BB)nFZ Формирование этих сигналов выполняется а блоке управления оперативной памяти на элементах ИЛИ 66. И 65. 2И-ИЛИ 68. 2И-ИЛИ 69, И 63. И 64.

Значение информации обмена формируется из семи значений:

- входы h, поступающие на мультиплексор 24 от 4 внутренних соседей;

- второй информационный вход-выход Н;.

- ТН - значение входа-выхода Н из предыдущего такта;

- собственный выход h.

Мультиплексирование сигналов выполняется под управлением дешифратора 27 в зависимости от кодов FDO, FD1, FD2 второго регистра 7 состояния (см. табл.2).

Параллельный процессор представляет собой однородную систему, состоящую из одинаковых ПЭ, соединенных между собой по принципу гиперкуба внутреннего и внешнего.

На фиг.4 приведен пример построения внутреннего четырехмерного гиперкуба. Внешний гиперкуб строится по тому же принципу. Каждый процессорный элемент имеет двоичный номер, разрядность кото рого равна мерности гиперкуба. Соседние. ПЭ имеют номера, отличающиеся от данного в одном разряде. Номер соседних ПЭ по hi, h2, h3, h4 связям отличаются одном из четырех младших разрядов. Номера соседних ПЭ по внешним связям Н отличаются в одном из старших разрядов.

Обмен данными между ПЭ по внутренним и внешним связям позволяет организовать нерегулярную передачу данных.. В.

каждом ПЭ выделяется область памяти, в которой хранится адрес, содержащий информацию об адресате и само сообщение. В максимальной конфигурации системы коли- чевство ПЭ и каждый ПЭ характеризуется 20-разрядным адресом, 16 разрядов которого задают внешний адрес, а А разряда - внутренний адрес. Каждое сообщение сопровождается относительным адресом, получаемым суммой по MOD 2 номеров ПЭ источника и приемника сообщений. При передаче информации каждый ПЭ анализирует адрес-сообщения, хранящегося в памяти и в случае неравенства О внешнего адреса маршрут сообщения внутреннего гиперкуба

- дополнительный внутренний адрес на ПЭ номер которого равен номеру позиции внешнего адреса, значение которого равно 1. Затем ПЭ попарно обмениваются дополнительными адресами или сформированными на основе их обработки признаками и принимают решение о взаимном обмене своими сообщениями или об отказе от него. Система сохраняет работоспособность при наличии в ней дефектных ПЭ. В процессе выполнения тестовой программы ПЭ сравнивают результаты с соседними ПЭ. По результатам сравнения в оперативной памяти ПЭ записываются биты годности соседних ПЭ. ПЭ не обмениваются с дефектными соседними ПЭ.

Изобретение относится к вычислительной технике и может быть использовано в составе специализированных быстродействующих вычислительных систем, коммутационная сеть которых организована по принципу гиперкуба. Цель изобретения - повышение быстродействия портовых блоков. Процессор параллельной обработки содержит первый и вторей дешифраторы, регистр ввода-вывода, регистр первого операнда, регистр второго операнда, первый и второй блоки оперативной памяти, два регистра состояния, с первого по четвертый счетчики адреса, блок управления оперативной памяти, коммутатор, арифметико-логическое устройство, дешифратор арифметико-логического устройства, четыре триггера, пять мультиплексоров, блок уп- равления.и магистиальный элемент. Введение первого и второго регистров состояния, с первого по четвертый счетчиков адреса, блока управления оперативной памятью, второго блока оперативной памяти, коммутатора, арифметико-логического устройства, с первого по четвертый триггеров, с первого по пятый мультиплексоров, блока управления, второго дешифратора и магистрального элемента обеспечивает достижение цели. 2 з.п. ф-лы, 4 ил., 2 табл. ел С

Формула изобретения 1. Процессор параллельной обработки, содержащий первый дешифратор, регистр ввода-вывода, арифметико-логическое устройство, регистр первого операнда, регистр второго операнда, первый блок оперативной памяти, блок управления, первый вход кода операции процессора соединен с входом первого дешифратора, первый информационный е ;од-выход процессора соединен-с первым.информационным входом регистра ввода-вывода, отличающийся тем. что. с целью повышения быстродействия, в него дополнительно введены первый и второй регистры состояния, с первого по четвертый счетчики адреса, блок управления оперативной памятью, второй блок оперативной памяти, коммутатор, второй дешифратор, с первого по четвертый триггеры, с первого по пятый мультиплексоры, третий дешифратор и магистральный элемент, информационный вход-выход которого является вторым информационным входом-выходом процессора, вход синхронизации которого соединен с входами синхронизации блока управления и блока управления оперативной памяти, первый выход которого соединен с входами Выборка первого блока оперативной памяти и второго блока оперативной памяти, второй . выход блока управления оперативной памяти соединен с входом Запись-чтение первого блока оперативной памяти, первый и второй выходы которого соединены соответственно с перзым и вторым информационными входами коммутатора, первый и второй выходы которого соединены соответственно с информационными входами регистров первого и второго операндов, выход регистра пераого операнда соединен с входом первого операнда арифметико-логического устройстзв, первым информационным входом первого мультиплексора и информационным входом регистра ввода- вывода, выход регистра второго операнда соединен с входом второго операнда арифметико-логического устройства, первый и второй информационные выходы которого соединены соответственно с информационными входами первого и второго триггеров, выход первого триггера соединен с первым

информационным входом второго мультиплексора, выход которого соединен с входом переноса арифметико-логического устройства, выход второго триггера соединен с входом третьего операнда арифметико-логического устройства и с первым информационным входом третьего мультиплексора, выход которого соединен с третьим информационным входом коммутатора, третий выход которого соединен с информационным входом третьего триггера и с первым информационным входом четвер,- того мультиплексора, выход которого соединен с первым информационным входом магистрального элемента, информационный выход которого соединен с информационным входом четвертого триггера и первым информационным входом пятого мультиплексора, выход которого соединен с четвертым информационным входом коммутатора, четвертый выход которого соединен с информационным входом первого блока оперативной памяти, первый и второй адресные входы которого соединены соответственно с выходами первого и второго счетчиков адреса, информационные входы с первого по четвертый счетчиков адреса соединены с выходом первого регистра состояния, второй выход которого соединен с управляющим входом коммутатора, пятый выход которого соединен с информационным входом второго блока оперативной памяти, первый и второй выходы которого соединены соответственно с пятым и шестым информационными входами коммутатора, вход признака Код операции выдан процессора соединен с входом признака кода операции блока управления, с входом стробировзния первого дешифратора, с первым стробирующим входом блока управления оперативной памяти, третий выход которого соединен с входом режима работы с первого по четвертый счетчиков адреса, информационные выходы третьего и четвертого счетчиков адреса соединены соответственно с первым и вторым адресными входами второго блока оперативной памяти, вход Запись-чтение второго блока оперативной памяти соединен с четвертым выходом блока управления оперативной памяти, пятый выход которого соединен с вхо

дом разрешения записи первого регистра состояния, выход первого дешифратора соединен с входом режима работы первого регистра состояния, первый информационный вход которого и первый информационный вход второго регистра состояния соединены с вторым входом кода операции процессора, третий вход кода операции процессора соединен с вторым информационным входом первого регистра состояния и с вторым информационным входом первого мультиплексора, второй и третий информационные входы второго мультиплексора соединены с шинами логического нуля и логической единицы, третий информационный вход-выход процессора соединен с вторым информационным входом-выходом регистра ввода-вывода, выход которого соединен с вторым информационным входом третьего мультиплексора, управляющий вход которого соединен с первым выходом блока управления, выход первого мультиплексора соединен с вторым информационным входом второго регистра состояния, вход кода операции арифметико-логического устройства соединен с выходом второго дешифратора, вход признака Сопровождение ввода-вывода процессора соединен с входом разрешения записи регистра ввода-вы- воДа, вход стробирования которого соединен с вторым выходом блока управления, первый, третий выходы которого соединены с первым входом синхронизации с первого по четвертый триггеров, четвертый выход блока управления соединен с вторым входом синхронизации с первого по четвертый триггеров, выход четвертого.триггера соединен с вторым информационным входом пятого мультиплексора, третий информационный вход которого соединен с выходом третьего триггера и вторым информационным входом четвертого мультиплексора, управляющий вход которого соединен с первым выходом второго регистра состояния, второй выход которого соединен с зхо- дом режима работы блока управления и с входом третьего дешифратора, выход которого соединен с управляющим входом пятого мультиплексора, пятый информационный вход которого соединен с информационным входом процессора, первый выход первого регистра состояния соединен с входом ре-жима работы блока управления оперативной памяти, пятый выход блока управления соединен с входами синхронизации регистров первого и второго операндов, второй выход первого регистра состояния соеди- .нен с входом разрешения записи регистра ввода-вывода, шестой выход блока управления соединен с управляющим входом магистрального элемента, седьмой и восьмой выходы блока управления соединены соответственно с вторым и третьим управляющими входами коммутатора, девятый выход блока упраоления соединен с управляющим входом первого мультиплексора, десятый выход блока управления соединен с входом записи второго.регистра состояния, третий выход которого соединен с входом разрешения работы арифметико-логического устройства, четвертый и пятый выходы второго регистра состояния соединены соответственно с первым и вторым входами кода опера ции блока управления, четвертый вход кода операции процессора соединен с входами кода операции блока управления оперативной памяти и блока управления, пятый вход кода операции процессора соединен с управляющим входом второго мультиплексора.

элементов И. выход которого.соединен с входом синхронизации пятого триггера, прямой выход которого является первым выходом блока, второй и четвертый выходы которого соединены соответственно с выходами четвертого и пятого элементов И, вход кода операции блока соединен с первыми входами первого и второго элементов 2И- ИЛИ, выходы первого и второго элементов 2И-ИЛИ соединены соответственно с пер- еыми входами четвертого и пятого элементов И, вход кода операции блока соединен с инверсным входом шестого элемента И, выход которого соединен с вторыми входами первого и второго элементов 2И-ИЛИ, третьи и четвертые входы которых являются управляющим входом блока, вход кода операции блока соединен с входом дешифратора, с первы и вторым инверсными входами и с первым и вторым прямыми входами первого элемента ИЛИ, выход которого соединен с входом.шестого элемента И, прямой выход первого триггера соединен с входом синхронизации второго триггера, выход которого соединен с вторыми входами первого и третьего элементов И, третьи входы которых соединены между собой и с третьим входом второго элемента И, с инверсным выходом и информационным входом первого триггера,-четвертый вход первого элемента И соединен с инверсным выходом четвертого триггера, первым входом второго элемента ИЛИ и информационным входом четвертого триггера, вход синхронизации которого соединен с информационным входом и инверсным выходом третьего триггера, пятым входом первого элемента И и с вторым входом второго элемента ИЛИ, выход которого соединен с вторыми входами четвертого и пятого элементов И, третьи входы которых соеди- нены с инверсным выходом пятого триггера и с входом синхронизации третьего триггера, информационный вход пятого триггера подключен к потенциалу логической единицы, выход второго элемента И соединен с входом установки О пятого триггера, инверсный выход и информационный вход второго триггера соединены с четвертым входом второго элемента И.

21

1 /У/1/lb

Таблица 1

Таблица 2

Фиг