Микропрограммное устройство управления Советский патент 1986 года по МПК G06F15/00 G06F9/22 

ки условий формирования адреса, память 3, регистр А адреса, триггер 5 выбора двойного слова, триггер 6 выбора слова, блок 7 регистров, элемент И 8, триггер 9 блокировки, элемент 2И-НЛИ 10, два дешифратора 11,14 СОСТОЯНИ11, два счетчика 12,13 повторений и коммутатор 16 микрокоманд. Сущность изобретения эаключается в том, что из памяти выбираются сразу четЕлре. микрокоманды, а параллельно с этим осуществляется формирование условий перехода (в микрокоманде условного перехода).Выборка нужного двойного слова, содержащего микрокоманду, заносится в регистр микрокоманд. При этом разницы во временах выполнения микрокоманды условного и безусловного переходов нет 1 3. п. ф--лы, 3 ил.

Изобретение относится к области вычислительной техники и может быть использовано в процессорах ЭВМ. Цель изобретения - повьтение быстродействия. Микропрограммное устройство управления содержит блок 1 местного управления, блок 2 обработ- с S т ел

1

Изобретение относится к вычислительной технике и может быть использовано в процессорах ЭВМ.

Цель изобретения - повышение быстродействия.

На фиг.1 представлена функциональная схема предлагаемого устройства; на фиг.2 - блок обработки условий формирования адреса; на фиг.З блок местного управления.

Устройство (фиг.1) содержит блок 1 местного управления, блок 2 обработки условий формирований адреса, память 3, регистр 4 адреса, триггер 5 выбора двойного слова, триггер 6 выбора слова, блок 7 регистров , элемент И 8 , триггер 9 блокировки, элемент 2И-ИЛИ 10, первый дешифратор 11 состояний, первый счетчик 12 повторений, второй счет чик 13 повторений, второй дешифратор 14 состояний, вход 15 синхрони зации, коммутатор 16 микрокоманд, выход 17 признака цикла.

Блок обработки условий формирования адреса (фиг.2) содержит первый регистр 18, второй регистр 19, арифметико-логический узел 20, третий 21 и четвертый 22 регистры.

Блок местного управления (фиг.З) содержит вводной регистр 23, регистр 24 маски, выходной регистр 25, регистр 26 микрокоманд, узел 27 элементов 4И-ИЛИ, первьм 28 и второй 29 коммутаторы, первый 30 и второй 31 элементы ЗИ-ИЛИ, первый 32 второй 33, четвертый 34 и третий 35 элементы И, первый 36 и второй 37 дешифраторы, первый 38 и второй 39 мультиплексоры и узел 40 элементов

И. Устройство имеет управлякяций выход 41.

Памяти выбираются сразу четьфе микрокоманды у а параллельно с этим

осуществляется формирование условий перехода (в микрокоманде условного перехода). Выборка нужного двойного слова, содержащего микрокоманду, заносится в регистр микрокоманд. При

этом разницы во временах выполнения микрокоманды условного и безусловного переходов нет.

В один из счетчиков повторений или в оба сразу заносится константа, определяющая число вьтолнений одной и той же микрокоманды. При первом выполнении этой микрокоманды устанавливается триггер блокировки, который блокирует прием из памяти новой микрокоманды. Модифицируясь, счетчики изменяют адреса блоков регистров, участвующих в выполнении микрокоманды. Так как время на формирование адреса следующей микрокоманды при этом учитывать не надо.

то цикл устройства определяется только временем чтение регистра + выполнение операции арифметико-логическим узлом. После обнуления одного из счетчиков повторений

триггер блокировки сбрасывается и из памяти выбирается новая микрокоманда.

В микрокомандах условного перехода в. качестве условия перехода может использоваться как результат выполнения операции в блоке 2, так и cotдержимое отдельных разрядов какоголибо регистра из блока регистров, а

также смешанное условие перехода.

Устройство ориен гировано на выполнение микрокоманд условного перехода при возможности выполнения перехода с коэффициентом ветвления, равным 4 В этом случае условия перехода могут принимать следующие значения: 00, 01,10,11. Таким образом, адрес группы из четырех микрокоманд задан в самой микрокоманде, а конкретный переход определяется путем опроса заданных в микрокоманде условий,

Работа устройства при выполнении микрокоманды условного перехода можно разбить на следующие этапы: считьгаание из памяти 3 группы из четырех микрокоманд; считывание одного из регистров, входящих в состав блока 7 регистров и содержащего биты, являющиеся условием перехода; формирование условий перехода; установка триггера 5 выбора двойного слова; установка триггера 6 выбора слова; занесение очередной микрокоманды в регистр 26 микрокоманд; дешифрация выбранной микрокоманды.

По содержимому регистра 4 адреса из памяти 3 считывается четыре слова, которые поступают на коммутатор 16 микрокоманд, на котором выбирается нужное двойное слово по состоянию триггера 5 выбора двойного слова. Далее выбранное двойное слово заносится в выходной регистр 25. В свою очередь это двойное слово подается на коммутатор 29, на котором выбирается нужное слово по соетоянию триггера 6 выбора слова. Выбранное слово заносится в регистр 26 микрокоманд, содержимое которого по.дается на второй дешифратор 37.

Под управлением соответствующего второго дешифратора 37 на коммутаторе 28 выбирается слово из памяти 3 с коммутатора 29 или значение регистра 21 блока 2 и передается через тракт данных в регистры блока 7. В формировании адресов регистров 7 блока, поступающих из первого дешифратора 36, участвуют определенные разряды регистра микрокоманд 26, зна чение соответствующего выхода второго дешифратора 37 и значения первого 12 и второго 3 счетчиков. Под управлением соответствующих выходов второго дешифратора 37 на элементах ЗИ-ИЛИ 30 и 31 выбираются признаки результата с регистра 22 блока 2, под управлением второго дешифратора 37, кроме того, выбираются

признаки безуслонных переходов с регистра 26 микрокоманд.

В случае выполнения микрокоман ды условного перехода соответствующие выходы второго дешифратора 37 .1от выбором на первом 38 и втором 39 мультиплексорах условий перхода, подаваемых с регистра 21 блока 2 на фоне чтения группы из четырех слоев памяти 3. Эти выбранные условия переходов под управлением соответствуюп5их выходов второго дешифратора 37 передаются на установку новых значений триггера 5 выбора двойного слова и триггера 6 выбора слова.

В микропрограммах часто встречаются циклы, в которых однотипные действия выполняются над различными операндами. Микрокоманды, составляющие цикл, отличаются только полями, aдpecyющи ш операнды. При это в основу работы устройства положено требование размещения операндов, :участвующих в цикле, в регистрах блока 7, имеющих последовательные адреса. Работу устройства в этом случае можно разбить на следующие этапы: выбора микрокоманды из памяти 3 в регистр 26 микрокоманд; занесение в счетчики 12 и 13 константы, определяющей количество микрокоманд в цикле; состояние счетчиков 12 и 13; считывание операндов в блок 2 формирование результата в блоке 2;. состояние триггера 9 блокировки; модификация счетчиков.

После занесения такой микрокоманды в регистр 26 микрокоманд с соответствугадего выхода второго дешифратора выдается сигнал занесения в первый 12 и второй 13 счетчики из памяти через тракт данных. В случае ненулевых значений первого 12 или второго 13 счетчиков с элемента 2ИИЛИ 10 под управлением соответствующих выходов второго дешифратора 37вырабатьшается сигнал, устанавливающий в единичное состояние триггер 9 блокировки, который, в свою очередь, блокирует прием новой информации из памяти 3 в выходной регистр 25 и блокирует изменения сое тояния триггера 6 выбора слова. Состояш е этого триггера обеспечивает повторную выборку данной микрокоманды из выходного регистра 25, исключая обращение к памяти 3. Одт{овре.5 менной сигнал с выхода элемента 2И-И.ПИ 10 поступает на пыход I 7 для уменьшения длительности цикла проце сора на время, необходимое для обра щения к памяти. Количество повтореНИИ данной микрокоманды определяетс состоянием счетчиков 12 и 13. При обнулении счетчикой через,выход 17 выдается сигнал увеличения цикла процессора и сбрасывается триггер 9 блокировки, который paapeinaeT прием очередной микрокоманды из памяти. Формула изобретени 1 . Микропрограммное устройсттзо управления, содержащее блок .обработки условий формирования адреса, блок регистров, триггер выбора двой ного слова, триггер выбора слова, регистр адреса, память и блок местного управления, содержащий входной регистр, выходной регистр, регистр маски, регистр микрокоманд, два мультиплексора, узел элементов , два дешифратора, два элемента ЗИ-ИЛИ, два коммутатора, узел элементов И и с первого по третий элементы И, причем информационный вход памяти соединен с выходом узла элементов 4И-ИЛИ, первые входы первой и второй групп которого соединены с выходом входного регистра, информационный вход котор го соединен с информационным выходо блока обработки условий формировани адреса, второй информационный выход которого соединен с первым информационным входом первого коммутатора, второй информационный вход которого соединен с информационным входом ре гистра микрокоманд и с выходом второго коммутатора, первый информационный вход которого соединен с первым входом третьей группы узла элементов 4И-ИЛИ и с первым выхо дом выходного регистра, второй выхо которого соединен с вторым информационш-tM входом второго коммутатора первым входом четвертой группы узла элементов 4И-ИЛИ, вторые входы- первой и четвертой групп которого соединены с прямым выходом узла элемен тов И, инверсный выход которого сое динен с первыми входами второй и третьей групп узля элементов 4ИИЛИ, первый вход узла элементов И соединен с выходом регистра маски, информационный вх-од которого соединен с выходом поля маски регистра 166 микрокоманд, выход поля анализируеMojo условия которого соединен с первым входом первого дешифратора, второй вход и выход которого соединены соответственно с первым выходом второго дешифратора и входом номера регистра блока регистров, вход синхронизации которого соединен с входами синхронизации триггера выбора двойного слова, регистра адреса, регистра микрокоманд и блока обработки условий формирования адреса, первыми входами первого, второго и третьего элементов И и входом синхронизации устройства, второй вход узла элементов И соединен с управляющим входом второго коммутатора и выходом триггера выбора слов, вход синхронизации которого соединен с выходом первого элемента ЗИ-ИЛИ, первый и второй входы первой группы которого соединены соответственно с вторым выходом второго дешифратора и выходом второго мультиплексора, управляющий вход которого соединен с третьим выходом второго дешифратора, четвертый выход которого соединен с управляющим входом первого мультиплексора, выход которого соединен с первым входом первой группы второго элемента ЗИ-ИЛИ, второй вход первой группы которого соединен с пятым выходом второго дешифратора, шестой и седьмой выходы которого соединен, соответственно с первыми входами второй и третьей групп второго элемента ЗИ-И.ПИ, второй вход второй группы которого соединен с выходом признака выбора двойного слова регистра микрокоманд, выход признака выбора слова которого соединен с первым входом второй группы первого элемента ЗИ-ИЛИ, второй вход второй группы которого соединен, с восьмым выходом второго дешифратора, девятый и десятый выходы которого соединены соответственно с первым входом третьей группы первого элемента ЗИ-ИЛИ и с управляющим входом первого коммутатора, выход которого соединен с информацией ным входом блока регистров, выход которого соединен с информационным входом блока обработки условий формирования адреса, вход кода операции которого соединен с одиннадцатым выходом второго дешифратора, двенадцатый, тринадцатый и четырнадцатый выходы которого соединены с вторыми входами соответственно первого, второго и третьего элементов И, выходы которых соединены соответственно с входами записи входного регистра, регистра маски и памяти, адрес:ный вход которой соединен с выходом регистра адреса, информационный вход которого соединен с выходом поля адреса регистра микрокоманд, выход поля местного управления которого соединен с входом второго дешифратора, вторые входы третьих гРУПп первого и второго элементов ЗИ-ИЛИ соединены с выходом признака резуль- т.;г блока обработки условий формирования адреса, выход второго элемен та ЗЛ-ИЛИ соединен с информационным входом триггера выбора двойного слова, выход поля микрооперации регистра микрокоманд подключен к управляющему выходу устройства, о т л и - чающееся тем, что, с целью повышения быстродействия, в него вве дены коммутатор микрокоманд, элемент И, триггер блокировки, элемент первый и второй дешифраторы сосГояний, перый и второй счетчики повгорений, кроме того, в блок местного управления введен четвертый элемент И, причем вход синхронизации устройства подключен к входу синхронизации триггера блокировки, к счетным входам первого и второго счетчиков повторений, к первому входу элемента И устройства и первому входу четвертого элемента И, второй вход которого соединен с прямым выходом триггера блокировки, инверсный выход которого соединен с вторым входом элемента И устройства, выход которого соединен с входом синхрони зации триггера выбора слова, информационный вход триггера блокировки соединен с пятнадцатым выходом второго дешифратора, шестнадцатый и семнадцатый выходы которого соединены соответственно с первыми входами первой и второй групп элемента 2ИИПИ,. вторые входы первой и второй групп которого соединены соответственно с выходами первого и второго дешифраторов состояний, выход элемента 2Й-ИЛИ соединен с входом установки в ноль триггера блокировки и с выходом признака цикла устройства. 168 вход первого дешифратора состояний соединен с третьим входом первого дешифратора и с выходом первого счетчика повторений, вход записи/счета которого соединен с входом записи/ /счета второго счетчика повторений и восемнадцатым выходом второго дешифратора, выход первого коммутатора соединен с информационными входами первого и второго счетчиков повторений, выход второго счетчика повторений соединен с четвертым входом первого дешифратора и с входом второго дешифратора состояний, выход четвертого элемента И соединен с входом записи выходного регист ра, информационный вход которого соединен с выходом коммутатора микрокоманд, первый и второй управляющие входы которого соединены соот . ветственно с прямым и инверсным выходами триггера выбора двойного слова, первый и второй информационные входы коммутатора микрокоманд соединены-соответственно с первым и вторым выходами памяти. 2. Устройство по П.1, о т л ичающееся тем, что блок обработки условий формирования адреса содержит четыре регистра и арифметико-логический узел, причем информационный вход блока соединен с информационными входами первого и второго регистров, входы синхронизации которых соединены с входами синхронизации третьего и четвертого регистров и подключены к входу синх ронизации блока, выход первого регистра соединен с первым информационным входом арифметико-логического узла и подключен к первому информационному выходу блока, выход второго регистра соединен с вторьм информационным входом арифметико-логит ческого узла, вход кода операции которого подключен к входу кода операции блока, выходы результата операции и признака результата операции арифметико-логического узла, соединег ны соответственно с.информационными входами третьего и четвертого регистров, выходы которых являются соответственно вторым информационным ВЫХОДОМ и выходом признака результата блока.