Устройство для деления Советский патент 1989 года по МПК G06F7/52 

Изобретение относится к вычислительной технике и может быть применено в быстродействующих арифметических устройствах для выполнения операции деления чисел.

Цель изобретения - повьшение быстродействия.

Иа фиг. 1 приведена функциональная схема устройстваi на фиг. 2 - функциональная схема блока деления усеченных чиселj на фиг. 3 - функциональная схема ячейки блока деления-, на фиг. 4 - функциональная схема блока микропрограммного управления} на фиг. 5 - граф-схема алгоритма работы блока микропрограммного управления.

Устройство для деления содержит (фиг. 1) регистр 1 делимого, регистр 2-делителя, сумматор 3 частного, блок А деления усеченных чисел, блок 5 умножежя, первый вычитатель 6, второй вычитатель 7, коммутатор 8, блок 9 микропрограммного управления.

вход 10 данных, вход 11 синхронизации, выходы 12 частногоJвыходы 13-17 блока 9 микропрограммного управления, выходы 18 разрядов регистра 1 делимого, выходы 19 старших разрядов регистра 1 делимого, выходы 20 разрядов регистра 2 делителя, выходы 21 старших разрядов регистра 2 делителя, выходы 22 блока 4 деления усеченных чисел, выходы 23 первой группы блока 5 умножения, выходы 24 второй группы блока 5 умножения, выходы 25 разности первого вычитателя 6, выходы 26 заема первого вычитателя 6, выходы 27 второго вычитателя, вы- . ходы 28 коммутатора 8.

Блок 4 деления усеченных чисел содержит (фиг. 2) матрицу 29 ячеек, вход 30 логического нуля, вход 31 логической единицы, выходы 32-34 суммы старших ячеек первого, второго и третьего рядов матрихцл соответ- ственно.

(Л

СП

to

о ел

Ячейка 29 содержит (фиг« 3) элемент 35 неравнозначности, одноразрядный двоичный сумматор 36, вход

37разряда делимого (остатка), вход

38разряда делителя управляющий вход 39 ячейки, вьгход 40 переноса, выход 41 переноса ячейки, управляющий выход 42 ячейки-, выход 43 суммы ячейки, выход 44 остатка ячейки.

Блок 9 микропрограммного управления (фиг. 4) содержит счетчик 45 и память 46 микрокоманд.

Функциональное чазначение и реализация основных блоков устройства для деления следзгющие.

Регистры 1 и 2 делимого и делителя соответственно предназначены для временного хранения двоичных кодов делимого (остатков) и делителя. Ре- гистр 1 делимого (п+1)-разрядный, из которых один разряд расположен слева от занятой и п разрядов - справа от запятой. I

Регистр 2 делителя содержит разряды, которые все расположены спра во от запятой, В первом такте деления в эти регистры загружаются двоич ные коды делимого и делителя, которые являются правильными положительными дробями,

Сумматор 3 частного предназначен дпя хранения частногоs а также участвует при вьшолнении операции деления в процессе формирования правильного значения частного. После завершения деления образор чное в нем частное поступает на выходе 12 частного устройства. Сумматор 3 частног может быть реализован на основе ком бинационного сумматора и регистра

Блок. 4 деления усеченных (малоразрядных) чисел непосредственно участвует в формировании очередных и двоичных Щфр частного. В нем реализован алгоритм деления без восстановления остатка, заключающийся в длений значения определенного числа старших разрядов делимого на увеличенное на единицу младшего разряда значение определенного числа старших разрядов делителя (увеличение значения старших разрядов делителя на единицу их младшего разряда осу- щест)вляется в самом блоке деления), Пр ичем k цифр частного на . выходе блока формируются либо точно, либо С недостатком на единицу младшего разряда.

5

5

0

5

0

5

Число старших разрядов операндов, обрабатываемых в блоке 4 деления усеченных чисел, определяется в зависимости от диапазонов значений делимого и делителя, В данном устройстве предполагается, что делимое X и делитель Y есть нормализованные положительные двоичные дроби. В ходе деления в роли делимого выступают промежуточные остатки и возможно нарушение нормализации делимого как влево, так и вправо. В общем случае делимое Хв устройстве может изменяться в пределах О X 2У. При принятых допущениях для получения на выходах 22 блока 4 деления усеченных чисел к двоичных цифр частного с, точностью до единицы их младшего разряда достаточно обрабатывать (k+2) старших разрядов делимого X (один разряд слева от запятой и (k-fl) разряд справа от запятой) и (k+2) старших разрядов делителя Y (все разряды находятся справа от запятой). При этом значение k-разрядного частного, получаемого на выходах 22. блока 4 при делении в нем (k+2)-разрядных чисел, может быть либо равно значению старших k разрядов частного, получаемого при делении k-paзpядныx чисел, либо меньше его на единицу младшего разряда с весом 2 . Л

На первый ряд ячеек -29 подаются значения (k+2) разрядов делимого и делителя, а на вход.39 первой (самой старшей) ячейки постоянно подается сигнал логической едини1Ц 1 с входа 31, обеспечивающий суммирование значения делимого с обратным кодом делителя, что равносильно сум- Г4ированию значения делимого с дополнительным кодом предварительно округленного делителя. Второй, третий и четвертый ряды ячеек 29 осуществляют прибавление к значению промежуточных остатков от деления усеченных чисел либо значения прямого кода делителя с одновременньм его округлением, либо обратного кода делителя. Округление делителя (добавление единицы к его младшему разряду) в случае его прибавления в прямом коде во втором, третьем и четвертом ряду к значениям промежуточных остатков от деления усеченньк чисел вьтолняется путем подачи логических единиц с Выходов 32-34 ячеек соответственно первого, второго и третьего рядов. Следует отметить, что суммирование

в каждом ряду ячеек 29 может быть выполнено с использованием схем ускоренного переноса. Возможны и другие варианты построения блока 4, например в виде пирамидальной структуры. Общим же для всех вариантов построения блока 4 является округление делителя в самом блоке 4 в процессе образования в нем k цифр частного.

В блоке 5 осуществляется перемножение п-разрядного делителя, хранимого в регистре, и k-разрядного частного, сформированного на выходах 22 блока 4. На выходах 23 и 24 первой и второй групп блока 5 образуется произведение в двухразрядном коде. Блок 5 умножения комбинационного типа может быть реализован в виде совокупности из n/k - разрядных двоичных умножителей.

С помощью первого вьгчитателя 6 производится вычитание из содержимого регистра 1 делимого произведения, сформированного на выходах 23 и 24 блока 5 умножения в двухрядном коде. Результат вычитания образуется на выходах 25 и 26 разности и заема в двухрядном коде.

Второй вьтитатепь 7 производит вычитание из значения разности, сформированной на выходах 25 первого вьгчитателя 6 значения заема, образованного на выходах 26 первого вы- читателя. Второй вычитатель 7 комбинационного типа с ускоренным распространением заема может быть заменен быстродействующим сумматором, если информахдаю, поступающую на его вход вычитаемого, проинвертировать, а на вход переноса сумматора подать сигнал логической 1.

С помощью коммутатора 8 осзтцест- вляется передача значения делимого на информационные входы регистра 1 с входа 10 устройства, когда на первом выходе 13 блока 9 микропрограммного управления формируется сигнал логической 1, либо остатка, образоваиного на выходах 27 второго вычитателя 7, когда на втором выходе 14 блока 9 микропрограммного управления формируется сигнал логической 1. Коммутатор 8 может быть реализован на элементах 2И-2Ш1И.

Блок 9 микропрограммного управления коор динирует работу узлов и блоков устройства при вьтопнении на нем

0

5

0

5

0

5

0

5

операции деления двух чисел. Он может быть реализован самыми различными методами и средствами.

Граф-схема (фиг. 5) алгоритма работы блока 9 управления содержит вершины начала и окончания работы блока 9 по реализации в устройстве операции деления, а также (т+1)-операторную вершину. Во время вьтолне- ния первой операторной вершины в устройстве производится загрузка исходных операндов в регистры 1 и 2 делимого и делителя, а также обнуление сумматора 3 частного. Далее в устройстве вьтолняется m однотипных вершин, в течение каждой из которых формируется k двоичных цифр частного.

На фиг,5 приняты следующие обозначения управляющих сигналов (они соответствуют принятым ранее обозначениям выходов блока 9 управления):

У13 - управляющий сигнал, под действием которого на выходы 28 коммутатора передается значение делимого с входа 10 устройства и разрешается сброс сумматора 3 частного в нуль

Y14 - управляющий сигнал, под действием которого на выходы 28 коммутатора 8 передается значение разности с выходов 27 второго вычитателя 7 и разрешается запись информации в сумматор 3 частного)

YtS и Y16 - управляющие сигналы, разрешающие запись информации в регистры 1 и 2 соответственноi

Y17 - управляющий сигнал, сообщающий об окончании операцииj

m - число тактов собственно деления, в течение которых формируется п(k-1)+1j-paзpяднoe частное в сумматоре 3.

Устройство для деления работает следующим образом.

Пусть на вход 10 устройства поступили п-разрядные двоичные коды делимого X и делителя Y, а счетчик 45 блока 9 микропрограммного управления установлен в исходное состояние. По содержимому счетчика 45, которое служит адресом обращения к памяти 46, из памяти 46 считывается следующий двоичный код первой микрокоманды МК1 10110. Старший разряд этого кода формируется на первом выходе 13 блока 9, а младший разряд - на пятом вьрсоде 17 блока управления. Под действием кода МК1 коммутатор 8

пропускает на информационные входы регистра 1 делимое X с входа 10 устройства, регистры 1 и 2 подготавливаются к приему информации, так как на их входах разрешения записи присутствуют потенциалы логической 1, а сумматор 3 настраивается на обнуление. С приходом первого импульса на вход 11 синхронизации устройства произ водится запись двоичных кодов делимого X и делителя Y в регистры 1 и 2 соответственно, а также обнуление сумматора 3 частного и установка счетчика 45 блока 9 в состояние 1. С момента окончания действия первого импульса на входе .11 синхронизации устройства заканчивается подготовительный этап и начинается собственно деление, в процессе которого в течение m тактов формируется ta(k-1)+1 двоичных цифр частного.

I

В первом такте собственно деления

по значению старших разрядов делимого X и делителя Y на выходах 22 блока 4 деления усеченных чисел формируются наиболее старшие k двоичных цифр Z, частного Z, которые далее поступают на информационные входы младших разрядов сумматора 3. На выходах 23 и 24 блока умножения образуется в двухрядном коде произведение Y Z , а с помощью первого и второго вычитателей 6 и 7 формируется разность X-Y-2, которая в даль- нейше:м служит первым остатком и подается на входы з гори, группы коммутатора 8 со : сдвигом на (k-1) разрядов влево (в сторону старших разрядов) , Одновременно с этим из памяти 46 блоков 9 управления считывается код второй микрокоманды МК2-01100. С приходом второго импульса на вход 11 устройства в регистр 1 делимого записьшается сформированный на вы- ходах 27 второго вычитателя 7 первый остаток, в младшие разряды сумматора 3 частного заносятся k старших цифр частного, а счетчик 45 блока 9 управления устанавливается в состояние 2.

Аналогичным образом уЬтройство работает и в других тактах. В каждо . такте старшая цифра из k очередных цифр частного, образованных на выходах 22 блока 4 и поступающих на информационные входы младших разрядов сумматора 3 частного, подеумми- руется к младшему разряду содержимо

108

го сумматора 3, сдвинутому на (k-1) разрядов в сторону его старших разрядов.

После вьтолнения последнего т-го такта на пятом выходе 17 блока 9 появляется потенциал логической 1, сигнализирующий об окончании операции деления.

5

0

5

0

5

0

45

50

55

Формула изобретения

Устройство для деления, содержащее регистры делимого и делителя, сумматор частного, блок деления усеченных чисел, блок умножения, два вычитателя, коммутатор и блок микропрограммного управления, первый и второй выходы которого соединены соответственно с первым и вторым управляющими входами коммутатора и входами установки О и разрешения записи сумматора частного, информационные входы первой группы коммутатора соединены с входами данных устройства и информационными входами регистра делителя, выходы которого соединены с входами первой группы блока умножения, входы второй группы которого соединены с входами младпшх разрядов сумматора частного и выходами блока делеьшя усеченных чисел,-входы делимого которого соединены с выходами старших разрядов регистра делимого, информационные входы которого . соединены с выходами коммутатора, информационные входы второй группы которого соединены с выходами первого вычитателя, входы уменьшаемого и вычитаемого которого соединены соответственно с выходами разности и заема второго вычитателя, входы вычитаемого и заема которого соединены соответственно с выходами первой и второй групп блока умножения, а входы уменьшаемого - с вьпсодами регистра делимого, синхровходы регистров делимого и делителя, сумматора частного и блока микропрограммного управления соединены с синхро- входом устройства, выход сигнала окончания деления которого соединен с третьим выходом блока микропрограммного управления, четвертый и пятьй выходы которого соединены соответственно с входами разрешения записи регистра делимого и делителя, выход частного устройства соединен с выходами сумматора частного, о т- личающееся тем, что, с

целью повьшения быстродействия, вы- теля соединены с входами делителя ходы старших разрядов регистра дели- блока деления усеченных чисел.

Изобретение относится к вычислительной технике и может быть использовано в универсальных и специализированных ЭВМ для построения устройств для деления. Целью изобретения является повышение быстродействия. Для достижения этой цели в устройстве, содержащем регистры делимого и делителя, сумматор частного, блок деления усеченных чисел, блок умножения, два вычитателя, коммутатор и блок микропрограммного управления, изменена функция блока деления усеченных чисел и исключен сумматор принудительного округления. 5 ил.

30

Фие.1

Фиг. 2

19

J/

Я

Wji

n Фи9.3

4t

()

ГЩщЖ

ТГ

fe.5

« 14 15 т rr

W