Устройство обработки информации с переменной длиной команд Советский патент 1993 года по МПК G06F15/00 

Изобретение относится к вычислительной технике.

Цель изобретения - повышение быстродействия при выполнении многооперанд- ных операций с многоразрядными числами переменного формата.

На фиг.1 приведена структурная схема устройства обработки информации с переменной длиной.команд; на фиг.2 - пример формата инструкции устройства; на фиг.З - пример формата данных устройства; на фиг.4 - временная диаграмма работы синхронизатора; на фиг.5 - пример проток.ола работы устройства с указанием микроприказов и содержимого регистров при выполнении двухоперандной инструкции,

Устройство обработки информации с переменной длиной команд содержит блок 1 памяти команд, счетчик 2 адреса команд, регистр 3 инструкций, первый блок 4 микропрограммного управления, первый арифметико-логический блок 5, первый блок 6 оперативной памяти, счетчик 7 команд, таймер 8, буферный регистр 9, счетчик 10 операндов, счетчик 11 разрядов, второй блок 12 оперативной памяти, регистр 13 формата, регистры 141-14к операндов, второй блок 15 микропрограммного управления., второй арифметико-логический блок 16, регистр 17 результата и регистр 18 адреса.

Приняты следующие обозначения: 19 - вход синхронизации устройства; 20 - информационная магистраль; 21 -управляющая магистраль; 22-28 - выходы первого блока микропрограммного управления; 29- 37 - выходы второго блока микропрограммного управления; 38, 39 - схемы МОНТАЖНОЕ ИЛИ; Во-В) - внутренние и выходные сигналы счетчика операндов; Co-Ci - внутренние и выходные сигналы счетчика разрядов; 33(14- 39) означает (в таблице на фиг.5), что микроприказ из группы 33 выходов второго блока микропрограммного управления осуществляет чтение информации из регистра 14 операндов в схему 39 МОНТАЖНОЕ ИЛИ. .

Введенное устройство способно осуществлять сложную обработку последовательностей адресов синхронно с потоком поступающей информации. При последовательно-параллельном способе представления информации это могут быть адреса отдельных 8-, 2-10-, 16-ричных разрядов чисел, адреса отдельных байтов или адреса слов другой разрядности. В общем случае количество разрядов (байтов, слов другой разрядности), обрабатываемых в каждой инструкции устройства, может быть равно

от 1 до 2 m и ограничивается только числом разрядов « регистров операндов,

Синхронизация узлов устройства осу ществляется сигналами, вырабатываемыми

на выходах счетчика 10 операндов и счетчика 11 разрядов. Число внутренних состояний счетчика 10 операндов (коэффициент деления К1) должно обеспечивать прохождение одного разряда данных на АЛУ, обра0 ботку этих данных и запись результатов обработки. Так, например, для обработки двухоперандных команд коэффициент деления может быть равен 3 и определяться как вызов на АЛУ первого операнда, второго

5 операнда и собственно обработка информации с записью результата по адресу одного из операндов. Число внутренних состояний счетчика 11 разрядов (коэффициент деления К2) является числом переменным и макси0 мально равно числу возможных разрядов операндов, обрабатываемых в одной инструкции ЭВМ. Минимально возможный временной интервал ЭВМ равен продолжительности нахождения счетчика

5 ю операндов в одном состоянии. Общее время обработки К2 разрядов определяется как К1К2. Коэффициент деления К2 обеспечивается подачей сигнала 31 с второго блока микропрограммного управления на устано0 вочные входы счетчика 11 разрядов. Так как выходные сигналы «делителей определяют моменты выработки сигналов устройствами управления, то моменты времени могут быть соотнесены с совокупностью состоя5 ний делителей. Блок 6 оперативной памяти представляет собой устройство с произвольной выборкой, в котором каждому состоянию адресных входов соответствует выбор одного конкретного разряда из одно0 го конкретного регистра данных. Выбор номера регистра определяется группой выходов из регистра 3 инструкций, выбор номера разряда - группой информационных выходов регистра 18 адреса. Последо5 вательность адресов разрядов и способ модификации операндов в ходе выполнения инструкции определяется введенным устройством и указывается в формате данных. Синхронизация узлов устройства осу0 ществляется сигналами с выходов одних и тех же делителей, что при общем равенстве периода циркуляции счетчика 11 разрядов (цикл) и последовательности адресов разрядов операндов дает возможность, с одной

5 стороны, однозначно определять в любой момент времени адреса разрядов операндов, а с другой стороны - привести в соответствиевыходные сигналы синхронизатора и адреса разрядов операндов для выбранного формата данных. Например, можно заранее установить, что при выполнении двухоперандной инструкции состоянию счетчика 10 операндов ВО соответствует вызов на АЛУ первого операнда, В1 второго, 82 - обработка операнд на АЛУ и т.д.; состоянию счетчика 11 разрядов СО соответствует К(0) разряд первого операнда и I (о) разряд второго операнда, С1 - знамения адресов разрядов равны значениям Функции К(1) и 1(1) соответственно и т.д., а при достижении значения К(С), заранее установленного в формате значения L адре- . са разрядов первого и второго операндов устанавливаются равными значениям функции К1(С) и Несоответственно. При достижении 11(С) L либо при выработке микроприказа первым блоком 4 микропрограммного управления по результатам работы первого блока АЛУ 5 может быть завершен цикл выполнения инструкции и переход счетчика 11 разрядов в исходное состояние СО. Совокупность состояний CiBj соответствует i-разряду j-операнда.

Правило формирования адресов разрядов операндов указывается в поле формата данных и зависит от конкретного исполнения устройства. Формат, номер которого указывается в инструкции, перед началом выполнения инструкции считывается с блока ОЗУ 12 в регистр 13 формата. В инструкции указываются также команды записи нового формата или вызова старого формата для обработки. Обмен форматом в устройстве осуществляется через второй блок 12 оперативной памяти и буферный регистр 9. Информация в буферный регистр 9 может быть записана после обработки на АЛУ 5 через информационную магистраль 20 или через управляющую магистраль 21 как часть инструкции либо как второе слово инструкции.. .

В инструкции также указывается операция, которая выполняется над операндами. Код операции из регистра 3 инструкций поступает в счетчик 2 адреса команд перед началом выполнения инструкции. По адресу, полученному на основе кода операции, выбирается одна строка в блоке 1 памяти команд. Часть выходов блока памяти команд используется для указания кода операции АЛУ 5, другая часть используется для указания следующего адреса счетчик адреса команд 2 (СЧАК), если операция занимает несколько циклов, а третья часть, смешиваясь в блоке 4 микропрограммного управления с сигналами синхронизатора, обеспечивает сигналы (микроприказы 22- 28), управляющие работой всех узлов. Сама инструкция считывается из внешних устройств в регистр 3 инструкций по управляющей магистрали 21.

.Результаты работы АЛУ 5 могут быть выданы также на внешние устройства через 5 управляющую магистраль 21.

Формирование адресов разрядов one-; рандов осуществляется в течение каждого цикла. Формат данных, аналогично формату инструкции, можно условно разбить на по0 ля, в которых будут указаны начальные адреса разрядов ОЗУ, конечные адреса (адрес), код операции. Перед началом выполнения каждой инструкции формат, адрес которого указан в инструкции устройства,

5 считывается из второго блока 12 оперативной памяти в регистр 13 формата. Из регистра 13 формата начальные адреса разрядов ОЗУ через схему 38 МОНТАЖНОЕ ИЛИ последовательно переписываются и

0 регистры 141-14к операндов. Код операции и конечный адрес поступают при этом во второй блок 15 микропрограммного управления. Начальные адреса разрядов последовательно поступают из регистров 14г-14к

5 операндов через схему 39 МОНТАЖНОЕ . ИЛИ в блок 15 микропрограммного управления для сравнения с конечным адресом или другими константами, на АЛУ 16 - для вычисления следующего адреса разряда и в

0, регистр 18 адреса для управления ОЗУ 6. При этом новое значение адреса разряда из АЛУ 16 через регистр 17 результата и схему 38 МОНТАЖНОЕ ИЛИ возвращается назад в регистр 14 соответствующего операнда.

5 Сигналы с выходов блока 15 (группы 29-37 мйкроприказов) при этом осуществляют управление всеми введенными узлами устройства и вырабатывают сигнал конца цикла, Второй блок 15 микропрограммного управ0 ления, помимо обработки адресов разрядов операндов, может вырабатывать микроприказы 32, модифицирующие информацию не- . посредственнов первом арифметико-логическом блоке 5.

5 Рассмотрим работу устройства для случая двухоперандной системы команд с пере- менным форматом данных. Пусть устройство находится в состоянии, когда закончена обработка предыдущей инструкции

0 и новая конструкция через управляющую магистраль 21 записана в регистр 3 инструкции. По сигналу об окончаний цикла формат данных из ОЗУ 12 за номером, указанным в инструкции и установленным на его адрес5 ных входах, считывается в регистр 13 формата. В следующем состоянии счетчика 10 операндов начальный адрес разряда первого операнда из регистра 13 через схему 38 МОНТАЖНОЕ ИЛИ переписывается в регистр 14i первого операнда, код операции

из регистра 3 инструкции и переписывается в СЧАК 2, а код операции формата данных - из регистра 13 формата в блок 15 микропрограммного управления. Допустим, что формат, указанный в инструкции, обеспечивает обработку от второго до девятого разрядов второго операнда и циклически сдвинутого на три разряда вправо первого операнда. Запись результата обработки осуществляется по адресам второго операнДа- .., ... Момент времени СОВО соответствует

началу цикла. По коду операции, содержащемуся в СЧАК 2, в блоке 1 памяти команд выбирается соответствующая строка, и первая группа выходов устанавливает код операции на входах АЛУ 5 для обеспечения соответствующей операции над данными, вторая группа выходов устанавливает адрес следующей команды на входах СЧАК 2, если инструкция занимает несколько циклов, или дополнение к коду адреса, если в следующем цикле будет приниматься новая инструкция. Третья группа выходов блока 1 памяти команд поступает в первый блок 4 микропрограммного управления. Блок А обеспечивает выборку на адресных входах ОЗУ 6 адреса регистра первого операнда. При этом адрес пятого разряда первого операнда обеспечивается на второй группе адресных входов ОЗУ 6 перезаписью содержимого регистра Hi первого операнда в регистр 18 адреса. Одновременно содержимое регистра 14ч через схему 39 МОНТАЖНОЕ ИЛИ поступает на вход АЛУ 16, а адрес второго разряда (второй операнд сдвинут на три разряда относительно первого) второго операнда из регистра 13 формата через схему 38 МОНТАЖНОЕ ИЛИ записывается в регистр 14 второго операнда. Таким образом, в конце момента времени СОВО на входах АЛУ 16 будет присутствовать номер пятого разряда первого операнда, а регистр 17 результата будет содержать полученное на АЛУ 16 значение следующего номера разряда первого операнда (код 6).

В следующий момент времени СОВ1 блок 15 вырабатывает микроприказ 23 выбора режима, осуществляющие установки на первых адресных входах ОЗУ 6 адреса регистра второго, операнда, поступающего из регистра 3 инструкции. При этом содержимое регистра 142 второго операнда поступает через схему 39 МОНТАЖНОЕ ИЛИ на АЛУ 16 и в регистр 18 адреса, обеспечивая на вторых адресных входах ОЗУ 6 значение второго разряда, а содержимое регистра 17 результата (код 6) через схему 38 МОНТАЖНОЕ ИЛИ переписывается в регистр 14-1 первого операнда. Аналогично в конце момента времени на АЛУ 16 будет получено значение следующего разряда второго операнда (код 3) и перезаписано в

регистр 17 результата, В момент времени СОВ2 значение адреса на входах ОЗУ 6 не меняется, блок 4 вырабатывает микропри- каз группы 23 для записи результата работы АЛУ 5 через информационную магистраль в

0 первый блок 6 оперативной памяти. Одновременно содержимое регистра 17 результата (код 3) через схему 38 МОНТАЖНОЕ ИЛИ заносится в регистр 14г второго операнда. Аналогично происходит обработка

5 следующих 5,6...9-го и 2,3,.,6-горазрядовсо- ответствующих операндов.

При обработке каждой пары разрядов, в моменты времени ВО, В1, осуществляется сравнение содержимого схемы 39 МОН0 ТАЖНОЕ ИДИ со значением адреса конечного обрабатываемого разряда (код 9), поступающего из регистра 13 формата в блок 15, В момент времени С4ВО, в результате первоготакого сравнения, вырабатыва5 ет ся микропрйказ перегрузки содержимого регистра 27 формата, соответствующего начальному адресу второго операнда (код 2) в схему 38 МОНТАЖНОЕ ИЛИ и микроприказ группы 33-записи содержимого схемы

0 38 МОНТАЖНОЕ ИЛИ в регистр 14i первого операнда. После обработки 2,3,4-го и 7,8,9- го разрядов соответствующих операндов, в момент времени С7В1, наступает второе сравнение указанных величин. При этом

5 блок 15 вырабатывает микроприказ 31 конца цикла (если он не был выработан ранее в блоке 4). Если выполняемая инструкция была инструкцией ветвления, то по положительному результату анализа признаков,

0 установленных в АЛУ 5 в ходе выполнения инструкции и поступающих в блок 4, будет выработан микроприказ 25 записи содержимого блока 1 памяти команд в СЧАК 2. В этом случае, прежде следующей инструк5 ции, будет выполнена внутренняя команда устройства над содержимым счетчика команд 7. В противном случае будет выполняться следующая инструкция, считанная в регистр 3 инструкции по управляющей ма0 гистрали. Очевидно, что содержимое счетчика команд 7 будет обрабатываться по сигналам блока 4 и независимо от содержимого формата данных. В конце момента вре мени С7В2 происходит установка счетчика

5 11 разрядов в исходное состояние СОВО, и вышеописанный процесс повторяется,

Таким образом, устройство обработки информации с переменной длиной команд позволяет производить многооперандные операции над числами разной разрядности.

сдвинутыми одно относительно другого на любое число разрядов прямо или циклически, вправо или влево, с расширением старших разрядов, старших битов либо занулением, без промежуточных операций многократных пере- сылок. Переменные форматы обрабатываемых данных, многократное их использование позволяют быстро решать сложные задачи в малых объемах программной памяти.

Формула изобретени я Устройство обработки информации с переменной длиной команд, содержащее блок памяти команд, счетчик адреса команд, регистр инструкций, первый блок многопрограммного управления, первый арифметико-логический блок, первый блок оперативной памяти, счетчик команд, таймер, буферный регистр, причем информаци- онные входы-выходы первого арифметико-логического блока, первого блока оперативной памяти, буферного регистра, счетчика команд и таймера объедине- ны через информационную магистраль и образуют первый вход-выход данных устройств, управляющий вход-выход первого арифметико-логического блока и информационный вход регистра инструкций объединены через управляющую магистраль и образуют вход-выход инструкций устройства, первый выход регистра инструкций сое- динен с первым информационным входом счетчика адреса команд, второй информационный вход счетчика адреса команд соединен с первым выходом блока памяти команд, второй и третий выходы которого соединены соответственно с входом кода операции первого, арифметико-логического блока и с информационным входом первого блока управления, информационный выход счетчика адреса команд соединен с адрес- ным входом блока памяти команд, выходы с первого по седьмой первого блока управления соединены с первым входом микроприказов первого арифметико-логического блока, первым входом выбора режима блока оперативной памяти, с входом чтения-записи регистра инструкций, с управляющими входами счетчика адреса команд, счетчика команд, таймера, входом режима блока памяти команд, второй выход регистра инст- рукций соединен с первым адресным входом первого блока оперативной памяти, выход результата первого арифметико-логического блока соединен с входом условий первого блока микропрограммного управ- ления, от л ича ющееся тем, что, с целью повышения быстродействия при выполнении многооперандных операций с многоразрядными числами переменного формата, в устройство введены регистр временного хранения, второй блок оперативной памяти, регистр формата, «-регистров операндов, регистр результата, регистр адреса, второй блок микропрограммного управления, счетчик операндов, счетчик разрядов, второй арифметико-логический блок, причем информационный выход счетчика операндов соединен с входом контроля конца операнда первого блока управления, старший разряд информационного выхода счетчика операнд соединен с тактовыми входами счетчика разрядов и второго блока микропрограммного управления, а счетный вход счетчика операндов соединен с входом синхронизации устройства, выходы второго блока микропрограммного управления с первого по третий, соединены соответственно с управляющими входами буферного регистра, входами режима второго блока памяти и входом установки в нулевое состояние второго счетчика разрядов, информационный вход буферного регистра соединен с первым выходом второго блока оперативной памяти, информационный выход буферного регистра соединен с вторым входом-выходом данных устройства, информационный выход регистра результата соединен с информационным входом регистров операнд с первого по К-й и через схему МОНТАЖНОЕ ИЛИ - с первым информационным выходом регистра формата, информационные выходы регистров операнд с первого по К-й объединены через схемы МОНТАЖНОЕ ИЛИ и соединены с информационным входом второго блока микропрограммного управления и с информационным входом регистра адреса, второй информационный вход второго блока микропрограммного управления соединен с вторым информационным выходом регистра формата, информационный выход регистра адреса соединен соответственно с адресным входом первого блока оперативной памяти, третий выход регистра инструкций соединен с информационным входом второго блока оперативной памяти, выходы с четвертого по восьмой второго блока микропрограммного управления соединены соответственно с вторым управляющим входом микроприказов первого арифметико-логического блока, вхо- . дов чтения-записи первого регистра операнд, входом чтения-записи К-го регистра операндов, входом кода операции второго арифметико-логического блока, входом чтения-записи регистра результатов, входом чтения-записи регистра адреса, информационный выход второго арифметико-логического блока соединен с информационным входом регистра результата.

СЧЙК

к пер&ому локу борону W операцией памяти операцией па -/

Изобретение относится к вычислительной технике и предназначено для выполне- ния инженерных, экономических и статистических расчетов. Целью изобретения является повышение быстродействия при выполнении Многооперандных операций с многоразрядными числами переменного формата. Для этого в устройство, содержащее блок 1 памяти команд, счетчик 2 адреса команд, регистр 3 инструкций, первый блок 4 микропрограммного управления, первый арифметико-логический блок 5, первый блок 6 оперативной памяти, счетчик 7 команд и таймер 8, введены буферный регистр 9, счетчик 10 операндов, счетчик 11 разрядов, второй блок 12 оперативной памяти, регистр 13 формата, К регистров 14 операндов, второй блок 15 микропрограммного управления, второй арифметико-логический блок 16, регистр 17 результата и регистр 18 адреса. Введенные блоки позволяют выполнять сложную обработку адресов разрядов разноформатных операндов первого блока 6 оперативной памяти в ходе выполнения инструкции устройством, Форматы данных хранятся во втором блоке 12 оперативной памяти, адресные входы которого соединены с группой выходов регистра 3 инструкций, а информационные входы- выходы блока 12 соединены с соответствующими входами-выходами буферного регистра 9. Счетчик 10 операндов и счетчик 11 разрядов обеспечивают синхронизацию всех блоков устройства. 5 ил. (Л С оо vj о JO О

:-fad / Номер.Номер , .ер

олерачш : егисгъра регистру фоьнато/

1-го операнЗаЈ о операнда

: . .:- : . : .-: :;. . : ; .. . : . рабог Ы

ие

А оторопу блоку . : .- К регистра/ микропрограммного ynpaSftfHuf операнде ё }

-- Г.Г I :f

. . Номер . Номер::- НЬнер послеЗнеео начального начального разряда разряда ралр &с/

. . - /-Jo onfpartdc/ ё-ёо операнда

. 3./- : ,- . -..:-, ;...-.. . . - . . -:..:

1тлллллллллллг

Л1

вг

.2

тлллзтггшгп-гггт. t

Фиг. 4

устроистоо о&раДатки .С лереп&нпои (Элиной команд

фиг, 5