Система обработки нечеткой информации Советский патент 1988 года по МПК G06F17/10 

4

4::

00

1

Изобретение относится к вычислительной технике и может быть использовано при создании устройств обработки нечеткой информации в системах искусственного интеллекта, при создании устройств параллельной об- работки потоков данных.

Целью изобретения является повышение быстродействия при обработке нечетких операндов.

На фиг. 1 представлена структурная схема системы для обработки нечеткой информации;, на фиг.2-4 - структурные схемы блоков управления шин- ными формирователями операндов, управления переносом,микропрограммного управления соответственно; на фиг.5 временная диаграмма работы блока микропрограммного управления; на фиг. 6структурная схема блока управления коммутаторами.

Система обработки нечеткой информации (фиг. ) содержит регистр 1 команд, дешифратор 2, блок 3 микро- программного управления, регистр 4 признаков, счетчик 5 адреса команд, оперативно-запоминающее устройство (ОЗУ) 6 и п арифметико-логических устройств (АЛУ) 7, п коммутаторов 8, п регистров 9, 2п шинных формирователей операндов 10, группу из п-1 элементов И 11, коммутатор 12 адреса, блок 13 управления коммутаторами, блок 14 управления шинньми фор мирователями операндов, три токовых ключа 15-17 и блок 18 управления переносом.

Блок 14 управления шинными формирователями (фиг. 2) содержит три де- шифратора 19-21, группу из п элементов ИЛИ 22, три элемента И 23-25.. и три элемента НЕ 26-28.

Блок 18 управления переносом (фиг. 3) содержит два .элемента И

29-30 и два элемента НЕ 31, 32.

Блок 3 микропрограммного управления (фиг. 4) содержит коммутатор 33 адреса микрокоманды, счетчик 34 адреса микрокоманд, блок памяти 35,регистр 36 микрокоманд, коммутатор 37, триггер 38, генератор 39, пять элементов И 40-44, два элемента НЕ 45,4

Блок 13 управления коммутаторам (фиг. 6) содержит три дешифратора 47 49, три элемента НЕ 50-52, три элемента И -53-55 группу элементов ИЛИ 56 и элемент ИЛИ 57.

Алгоритм работы системы для обработки нечеткой информации в общем виде представляет собой следующее.

Система предназначена для выполнения логических и арифметических команд над одиночными четкими числами и параллельно над множествами четких чисел и нечеткими числами. Под нечетким числом понимается множест-, во А {ji,ft(X), Х , где |Uft ,l отображение множества в единичный отрезок ,lj, и назьгоается функцией принадлежности нечеткого множества А. Значение функции принадлежности |Uft(X) для элемента называется степенью принадежности. Интерпретация степени принадлежности является субъективной мерой того, насколько элемент х €Х соответствует понятию, смысл которого формализуется нечетким множеством А .

В качестве примера рассмотрим

четкое множество А, соответствующее, в рамках конкретной задачи, нечеткому числу 2: . AJ 0,05/1,7; 0,5/1,8;0,8/1,9;1/20 0,8/2,1; 0,5/2,2; 0,05/2,3} . Логиче ские операции над операндами определяются как А к В С,

во - результат логической операции пересечения (А)

Рассмотрим выполнение логической операции объединения.

Пусть задан нечеткий операнд А (а, |Ц ,..., а,, |Ц„) и нечеткий операнд В (b,|U, . . . ,Ь„|11) , тогда в соответствии с формулой (1) и предполагая, что операнды заданы на всей области

5

определения,

т.е.

Ь,и

Ъ,

ti t

(если это не так, то один из операндов можно доопределить значениями с функцией, принадлежности, равной нулю), запишем:

U448034

inax(p,ju),a, ;; raax(|U, |li2),... max((t,|u) а„.

Таким образом, логическая функция Рассмотрим выполнение операции объединения нечетких операндов пред- сложения. Пусть задано нечетное мно- ставляет собой поэлементный max функ- жество А (а, ii,... . ,а„ |U ) и неч( цией принадлежности на всей области , множество В (b,t% . .. ,Ь„/ц) , определения нечетких операндов.

Арифметические операции под нечеткими числами определяются как

нечетжество А кое множество

тогда в соответствии с формулой (2) ,Q для каждой пары значений из области определения нечетких множеств запишем:

С max(min(|u1(U) , а; х bj (2)

Рассмотрим выполнение операции сложения. Пусть задано нечетное мно- жество А (а, ii,... . ,а„ |U ) и неч( множество В (b,t% . .. ,Ь„/ц) ,

нечетжество А кое множество

тогда в соответствии с формулой (2) Q для каждой пары значений из области определения нечетких множеств запишем:

Изобретение относится к вычислительной технике и может быть использовано при создании устройств обработки нечеткой информации в системах искусственного интеллекта при создании устройств параллельной обработки потоков данных. Целью изобретения является повышение быстродействия при обработке нечетких операндов. Система обработки нечеткой информации содержит регистр, команд, дешифратор, блок микропрограммного управления, регистр признаков, счетчик адреса команд, ОЗУ, АЛУ, коммутаторы, регистры, шинные формирователи операндов, группу элементов И, коммутатор адреса, блок управления коммутатора, блок управления шинными формирователями операндов, токовые ключи, блок управления переносом. Новым в устройстве является возможность не только параллельной обработки множества операндов, но и последовательной обработки, причем с динамическим изменением разрядности и количества потоков данных. 2 з.п. ф-лы, 6 ил. Ш (Л с

min( )а, + Ь, ; min( )а, Ь J... min( )а, + Ь,

min( )аг + Ь, ; ju )а., + ,... min(|u5/U, }a. + Ъ (3) т1п(|1( (U )а, + Ь, ; min(|u1,(Uj)a + Ь ;... т1п()а„ + Ь„

Предположим, что все нечеткие операнды, участвующие в операции, задаД , а,-а.

а„ -а, b,-b,

Это требование выполнимо, т.к. межуточные значения в множестве, за- если &А 5 , то нечеткое множе- данном с меньшим шагом, ство, заданное с большим шагом, мож- Тогда, опираясь на выражение (4)

но доопределить или выбросить про-зо анализируя матрицу (З)-имеем:

а + Ь, (а, + й ) Ь, а, +(Ь, + ft)

Ь, а + bg а, + Ь

+ Ь, а

j + ba-a + Ьз - а, т и,

+ Ь.

Модифицируя матрицу (3) так, чтобы е одном столбце находились значения искомого нечеткого множества, 40

max

лежности искомого нечеткого множес ва С соответственно в точке:

В соответствии с формулой (2) максимумы, взятые по столбцам матрицы (5),дадут значение функции принад ее

(а, +Ь, ),(a,+b),...,(a,+b),(a2+b),(a,+b)() .

Алгоритм выполнения арифметиче- ройство, разработан на основе выра- ских операций сложения и вычитания, жения (5). который реализует представленное устI

ны на области определения с одинаковым шагом i , т.е.

Ьз - Ь

Ь -Ь„., . (4)

а, + Ь,

3

т и,

+ Ь.

относящиеся к одной и той же области определения, т.е..

min

(

I

max

лежности искомого нечеткого множества С соответственно в точке:

Вначале параллельно производится поиск min по строкам соответственно за п команд, а затем за п команд параллельно вьшолняется операция ах между строками со сдвигом результата влево на одно значение функции при- надлежности после каждой операции max. Описанный алгоритм позволяет реализовать арифметические операции сложения и вычитания нечетких множеств, причем не только командами параллельной обработки множеств, но и командами последовательной, обработки 4-J 8- и 1 6-разрядных операндов .

Рассмотрим работу данного устройства на примере вьтолнения команды параллельной обработки множества операндов. Пусть эта команда находится в регистре 1 команд. Код операции команды и признак параллельной обработки через дешифратор 2 подаются в блок 3 микропрограммного управления, в котором осуществляется либо запись адреса микрокоманды, либо к адресу прибавляется единица, т.е. вырабатываются два из управляющих сигнала, сигнал записи в регистры 9.1,.,.,9,п и записи в регистр 4 признаков, строби- рующиеся тактовой частотой, что дает возможность формировать строб записи в последовательно микрокомандах.

Управляющие сигналы микрокоманды настраивают коммутатор 12 адреса так что адрес первого операнда поступает на второй вход оперативного запоминающего устройства 6, на первый вход ко-торого поступает код, задающий режим Чтение. В результате этого на первых 4-х выходах оперативного запоминающего устройства 6 появляется считанное слово. Каждый из п выходов четырехразрядный, таким образом, разрядность считанного слова равна 4хп. Считанное слово поступает на вторые входы АЛУ 7.1,. ..,7.п, которые управляющим сигналом У5 настраиваются на пропуск операнда с второго. входа на выход без изменения. Далее операнд через коммутаторы 8.1,. . ., 8.п по переднему фронту управляющего сигнала У6 записывается в регистры 9.1,...,9.п. На зтом заканчивается заполнение первой микрокоманды.

В блок I3 управления коммутаторами в этом режиме на вход формирования кода из поля микрокоманды по

448036

ступает признак последовательной обработки операндов, так как мы рассматриваем команду параллельной (- обработки, то этот признак равен нулю.

В единичном состоянии он появляется в поле микрокоманды только при необходимости сформировать на выхо10 дах 1,...,п блока 13 управления коммутаторами кода 11, по которому коммутаторы 8.1 ,,,, ,8.п настраиваются на пропуск информации АЛУ 7.1,..., 7.П без изменения.

15 При заполнении параллельных max/ /min операций на выходах блока 13 управления коммутаторами формируется

код О, по которому коммутаторы 8.1,...,8.п настраиваются на пропуск

информации с выхода оперативного запоминающего Устройства. При формиро- вании на выходах блока 13 управления коммутаторами кода 00 коммутаторы 8.1,...8.П пропускают информацию АЛУ

с номером на единицу большим, т.е. происходит сдвиг информации на четыре разряда влево.

Каждое АЛУ формирует выходной сиг- нал, равный 1, при выполнении операции А-В-1 , если операнд В А.

Таким образом, если операнд, хра- Н1-1МЫЙ в регистрах 9.1.,,,.9.п и поступающий на входы второго операнда (входы В) АЛУ 7.1,...7.п больше,чем операнд ,, поступающий на вторые входы первого операнда АЛУ из оперативного запоминающего устройства 6 (сравнение осуществляется потетрадно), то происходит блокировка записи информации в регистры 9.1,...9.п.

Далее во второй микрокоманде вторая часть адреса второго операнда

считывается из регистра 1 команд и через коммутатор 12 адреса поступает на адресный вход оперативного запоминающего устройства 6. Второй операнд по управляющему сигналу Чтение (У4) считывается из ОЗУ и поступает на входы АЛУ 7 .1 , .-. . ,7 .п, АЛУ выполняют команды, заданные кодом операции, и на их выходах появляется результат, которьш через коммутаторы 8.1,...8.п поступает на вход регистров 9.1,...,9.п и по переднему фронту управляющего сигнала записи У6 записывается в регистры.

тываемых операндов заннсит от того, между какими тетрадами АЛУ будут разрешены переносы.

Блок I8 управления переносом анализирует старшую часть поля адреса операнда в команде. Если старший разряд равен нулю,, блок 18 управления формирует на выходах 1,2,3 коды 000 которые через элементы И 11.1,..., 1I.п запрещают-переносы между всеми АЛУ, т.е. сформировано п 4-разрядных потоков данных. Если старший разряд первой части адреса равен единице, а второй нулю, то блок 18 управления переносом формирует на выходах I, 2 и 3 код 100, что обеспечивает разрешение переноса между парами АЛУ.

Таким образом, сформировано п/2 8-разрядных потоков, т.е. имеется воможность из поля команды управлять структурой обрабатываемых данных.

В следующей, третьей микрокоманде результат операции записывается по адресу одного из операндов в оперативное запоминающее устройство 6. Таким образом, за три микрокоманды бла выполнена команда параллельной обработки п-разрядных слов.

Устройство выполняет еще два типа параллельных операций: сдвиг и max/ /min. Операции типа сдвига отличаются от выполнения описанной команды тем, что в любой из микрокоманд результат операции с вьпсода АЛУ пересылается на коммутатор с номером на единицу меньшим, чем номер АЛУ, т.е. осуществляется циклический сдвиг влево на четыре разряда.

Операции max/min отличаются от выполнения первой описанной команды тем, что, на АЛУ из поля микрокоманды подается функция сравнения.Один операнд, считанньш из ОЗУ, подается на входы первого операнда (А) АЛУ 7.1,...,7.п, на входы второго операнда (В)которьк подается другой операнд, считанный в регистры 9.1,...,

из 2-х операндов. В третьей микрокоманде результат операции может быть

загружен в оперативное запоминающее устройство 6. Операция min вьтолня- ется аналогично, но только с инверсными операндами.

Рассмотрим работу устройства при

последовательной обработке 4-,8- и 16-разрядных операндов.

Пусть в регистр 1 команд загружена команда, во втором поле которой присутствует признак последовательной обработки, а в адресных полях заданы обе части адресов, т.е. в первой части адреса задана разрядность операнда и номер блока (условное деление памяти в зависимости от разрядности) ОЗУ.,в котором он, находится, а во второй части адреса Задано место операнда в блоке.

В первой микрокоманде вторая часть адрюса первого операнда лоступает на вход коммутатора 12 адреса и с его выхода на вход ОЗУ 6. По управляющему сигналу 14 происходит считывание информации из ОЗУ 6 в блоки АЛУ 7.1,...7.п, которые настроены

управляющим сигналом У5 на пропуск информации без модификации. Первая часть адреса первого операнда поступает в блок 14 управления шинными формирователями информации, в котором анализируются три старших разряда адреса. Если старший разряд равен О , это значит, что обрабатываются 4-разрядные операнды. Если первый разряд равен 1, а второй О,

то обрабатьтаются 8-разрядные операнды. Если первый.и второй разряды равны I , а третий равен О, это значит, что обрабатьшаются 16-разрядные операнды.

Блок 18 управления переносом, получив три первые разряда первой части адреса, формирует код управления токовыми ключами 15,16, 17, которые необходимы для размножения

Таким образом, считанный операнд поступает на входы всех коммутаторов 8.1,...,8.п (на каждую пару 4- разрядных коммутаторов один и тот же 55 восьмиразрадньш операнд).

Блок 13 управления коммутатора- . ми анализирует первую часть адреса второго операнда. Признак последовательной обработки, поступающий из

ПОЛЯ микрокоманды на вход блока 13 управления коммутаторами, разрешает анализ трех старших разрядов первой части адреса. Процедура анализа аналогична описанной в блоке 14 управления шинными формирователями. В результате анализа на выходах соответствующей пары элементов ИЛИ 56,,, 56,п появляются логические единицы, В результате анализа на выходах 1,,,,,п блока 13 управления коммутаторами формируется код 10, на всех

остальных выходах будет код 00, Получив эти управляющие коды, все коммутаторы 8,1,,,,,8,п пропускают на. выход информацию, поступившую с выхода соседнего АЛУ, и только выбранная пара коммутаторов пропускает информацию с магистрали. Таким образом, в результате выполнения первой микрокоманды первый операнд загружается в те из регистров 9,1,,,., 9,п, в которых считывается второй операнд,

Во второй микрокоманде слово разрядностью 4п считывается из ОЗУ 6 и поступает в АЛУ 7,1,,,,,7,п, а также на коммутаторы 8,1,,,,,8,п,

В считанном слове будет байт, который является вторым операндом, он поступает на вход соответствующей пары АЛУ,

В АДУ вьтолняется операция, опре- деляемая управляющим сигналом У5, поданным из блока микропрограммного управления.

Таким образом, коммутаторы 8,1,,,, ,п в зависимости от кода, выработаного блоком 13, пропускают результат перации некоторой пары коммутаторов. лок 13 управления коммутаторами во торой микрокоманде получает из бло1, Система .обработки нечеткой и 30 формации, содержащая регистр коман дешифратор, регистр признаков, сче чик адреса команд, блок микропрограммного управления первое арифм тико-логическое устройство и опера 35 тивное запоминающее устройство, пр чем выход кода операции регистра к манд соединен с входом дешифратора выход которого соединен с первым I входом блока микропрограммного упр 40 ления, первый, выход которого соеди нен с входом записи регистра призн ков, выход которого соединен с вто рым входом блока микропрограммного управления, третий вход которого с

ка 3 микропрограммного управления сиг- 45 единен с входом Пуск системы, налы, которые вырабатьгоают на выходах 1,,,.,п блока 13 код 01, по которому коммутаторы 8,1,.,,,8,п пропускают считанное слово. Только для двух коммутаторов, чьи номера определены пер- gg четвертый и пятый выходы которого

входы записи регистра команд и счет ка адреса команд соединены соответ ственно с вторым и третьим выходам блока микропрограммного управления

вой частью адреса второго операнда, будет выработан код 11, по которому результат операции проходит через коммутатор и загружается по сигналу записи в пару регистров из 9,1,,.,, 9.п.

Блок 13 управления коммутаторами в этой же команде формирует на одном из выходов ((п+1),,,,,2п) сигнал, от

10

44480310

крывающий один из шинных формирователей операндов 10,п+1,.,., 10,2п, которые и пропускают на вход регистра 4 с признаков логические условия выполнения операции в АЛУ, По сигналу У1, поступающему из блока 3 микропрограммного управления, условия записывают СИ в регистр 4 признаков. Поступая далее на вход блока 3 микропрограммного управления, они могут использоваться для. организации ветвлений в программах.

В следующей третьей микрокоманде информация из регистров 9,,,.,,9,п записьшается в ОЗУ по второй части адреса второго операнда.

Несмотря на то, что считывалось и записывалось все 4п-разрядное слово , описанная процедура вьтолнения команды позволила модифицировать только один байт,

Аналогично рассмотренной процедуре осуществляется последоватльная обработка 4- и 16-разрядных опера.н- дов .

15

20

25

Формула изобретения

1, Система .обработки нечеткой ин- 30 формации, содержащая регистр команд дешифратор, регистр признаков, счетчик адреса команд, блок микропрограммного управления первое арифметико-логическое устройство и опера- 35 тивное запоминающее устройство, причем выход кода операции регистра команд соединен с входом дешифратора, выход которого соединен с первым I входом блока микропрограммного управ 40 ления, первый, выход которого соединен с входом записи регистра признаков, выход которого соединен с вторым входом блока микропрограммного управления, третий вход которого со45 единен с входом Пуск системы, gg четвертый и пятый выходы которого

единен с входом Пуск системы, четвертый и пятый выходы которого

входы записи регистра команд и счетчика адреса команд соединены соответственно с вторым и третьим выходами блока микропрограммного управления.

соединены соответственно с входом чтения оперативного запоминающего устройства и входом разрешения работы первого арифметико-лог1-1ческого 55 устройства, о тлич ающ.ая с я тем, что, с целью повьш1ения быстродействия при обработке нечетких one рандов, в него введены п регистров, п коммутаторов, п-1 элементов И,

. 2n шинных формирователей операндов, п-1 арифметико-логических устройств, три токовых ключа, коммутатор адреса, блок управления коммутаторами, блок управления шинными формирователями операндов и блок управления переносом, причем адресный вход оперативного запоминающего устройства соединен с выходом коммутатора адреса, управляющий вход которого соединен с шестым выходом блока микропрограммного управления, пятый выход которого соединен с входом разрешения работы i-ro арифметико-логического устройства (i 2, . .,, п) ,вход первого операнда j-ro арифметико- логического устройства (J ,..,,п) соединен с j-м выходом оперативного запоминающего устройства и первым ин формационным входом j-ro коммутатора второй информационный вход которого соединен с первым выходом результата j-ro арифметико-логического устроства и информационным входом j-ro шинного формирователя операндов, управляющий вход которого соединен со- ответственно с j-м выходом блока управления Шинными формирователями операндов, первый, второй, третий и четвертый входы которого соединены с выходами соответствующих разрядов адр

са регистра команд, а пятый вход - с выходом признака последовательной обработки операндов регистра команд, выход разрядов поля адреса которого соединен с первым информационным входом коммутатора адреса, второй информационный вход которого соединен с выходом счетчика адреса команд, вход сброса которого соединен с входом Сброс системы и четвертым входом блока микропрограммного управления, пятый вход которого соединен с выходом переноса п-го арифметико-логического устройства, k-й информационный вход оперативного запоминающего устройства (k 3,...5П+2) соединен соответственно с входом второго операнда j-ro арифметико-логического устройства и выходом j-ro регистра, информационный вход которого соединен с выходом j-ro коммутатора, третий информационный вход т-го коммутатора (т 1,...,п-1) соединен соответственно с первым выходом результата (т+1)-го арифметико-логического устройства, третий информационный вход п-го коммутатора соединен с

1 2

0

15

4803 20 25

первым вькодом результата первого арифметико-логического устройства, выход переноса т-го арифметико-логического устройства соединен соответственно с первым входом т-го элемента И, выход которого соединен соответственно с входом переноса (m-t-1)- го арифметико-логического устройства, второй выход результата j-ro арифметико-логического устройства соединен соответственно с информационным входом 1-го шинного формирователя операндов (1 п+,...,2п), выход признака сравения j-ro арифметико-логического устройства соединен соответственно с входом блокировки записи j-ro регистра, вход разрешения записи которого соединен с шестым выходом блока микропрограммного управления, седьмой выход которого соединен с первьм и вторым входами формирования кода блока управления коммутаторами, третий вход формирования кода которого соединен с выходом признака последовательной обработки регистра команд, jй выход блока управления коммута- i торами соединен с управляющим входом jro коммутатора, четвертый информа- 30 ционный вход которого соединен с выходом j-шинного формирователя операндов , 1-й выход блока управления

коммутаторами соединен соответственно с управляющим входом 1-го шинного формирователя операндов, выходы 1-х шинных формирователей операндов объединены и соединены с информационным входом регистра признаков , адресный вход блока управления

коммутаторами соединен с выходами соответствующих разрядов адреса регистра команд, выходы трех старших разрядов адреса которого соединены соответственно с входами трех старших разрядов адреса блока управления переносом, первый выход кода уп- равления которого соединен с управляющими входами первого и второго токовых ключей, управляющий вход

третьего токового ключа соединен с вторым выходом кода управления блока управления переносом, первый, второй и третий выходы которого соединены соответственно с вторыми вхо-

дами с первого по (п-1)-и элементов И, с третьими входами 2р-х(р 1, 2,...) элементов И и с четвертьми входами 4р-х элементов И, выход каждого (4j-3)-ro шинного формирователя

операндов соединен соответственно с первым входом-выходом первого токового ключа, первыми входами счетчика адреса команд и регистра адреса, вто- рые входы которых соединены соответ- ственно с первым входом-выходом вто- рого токового ключа и выходом каждого (4j-2)-ro шинного формирователя операндов, выход (4j-l)-ro шинного формирователя операндов соединен соответственно с вторым входом-выходом первого TOKOBorjo ключа, Ьервым входом- вькодом второго токового ключа и третьими входами счетчика адреса команд и регистра команд четвертые входы которых соединены соответственно с вторыми входами-выходами второго и третьего токовых ключей и выходом каждого

содержит три элемента НЕ, три .элемента И, три дешифратора и группу из п элементов ИЛИ, причем первый вход блока соединен с входом первого элемента НЕ и первыми входами первого и второго элементов И, вторые входы которых соединены с первым входом третьего элемента И и пятым входом блока, второй вход которого соединен с входом второго элемента НЕ, третьим входом второго элемента И и первым информационным входом первого дешифратора, второй информационный вход которого соединен с первыми информационными входами второго и третьего дешифраторов и четвертым входом блока, третий вход которого соединен с входом третьего элемента НЕ, вто4j-ro шинного формирователя операнда. 20 рым информационным входом второго де.2, Система по п. 1,отлича ю- шифратора и третьим информационным щ а я с я тем, что блок управления входом первого дешифратора, синхро- переносом содержит два элемента И и вход которого соединен с выходом два элемента НЕ, причем вход первого старшего разряда адреса блока соеди- 25 ней с входом первого элемента НЕ, первым входом первого элемента И и первым выходом блока, второй выход которого соединен с входом второго элемента НЕ, первым входом второго эле- 30 хровход третьего дешифратора соеди- мента И и выхоДом первого элемента И, нен с выходом второго элемента И, четтретьего элемента И, второй вход которого соединен с выходом первого элемента НЕ, выход второго элемента НЕ соединен с третьим входом первого элемента И, выход которого соединен с син хровходом второго дешифратора, синвторой вход которого соединен с входом старшего разряда адреса блока, вход третьего старшего разряда адреса которого соединен с вторым входом второго элемента И, выход которого соединен с третьим выходом блока,первый и второй выходы кода управления которбго соединены соответственно с выходами второго и первого тов НЕ.

содержит три элемента НЕ, три .элемента И, три дешифратора и группу из п элементов ИЛИ, причем первый вход блока соединен с входом первого элемента НЕ и первыми входами первого и второго элементов И, вторые входы которых соединены с первым входом третьего элемента И и пятым входом блока, второй вход которого соединен с входом второго элемента НЕ, третьим входом второго элемента И и первым информационным входом первого дешифратора, второй информационный вход которого соединен с первыми информационными входами второго и третего дешифраторов и четвертым входом блока, третий вход которого соединен с входом третьего элемента НЕ, втошифратора и третьим информационным входом первого дешифратора, синхро- вход которого соединен с выходом хровход третьего дешифратора соеди- нен с выходом второго элемента И, четтретьего элемента И, второй вход которого соединен с выходом первого элемента НЕ, выход второго элемента НЕ соединен с третьим входом первого элемента И, выход которого соединен с син хровходом второго дешифратора, синвертый вход которого соединен с выходом третьего элемента НЕ, j-й выход первого дешифратора соединен с первым входом j-ro элемента ИЛИ группы соответственно ( 1, ...,п), вторые входы элементов ИЛИ группы попарно объединены и соединены соответственно с i-M выходом второго дешифратор а

(i 1,...,п/2), третьи входы элементов ИЛИ группы объединены тетрад- но и,соединены соответственно с k-м выходом третьего дешифратора (k 1, .. ., п/4) , выходы И элементов 1 ШИ

I

У/ ys

Фиг.1

g/WA

разр.

ЗМА.

розр.

д1

8ax.jcoffa

29

2

Biiix.KQffa

упр.

Фиг.З

Jan.ScVAMK Запись 8 РНК

Зггпись $ pesucm у см-За

Фие.5