Устройство формирования адреса памяти Советский патент 1993 года по МПК G06F12/04 

Изобретение относится к цифровой вычислительной технике, в частности к устройствам формирования адреса памяти ЭВМ, и может быть использовано в каналах ЭВМ для формирования обращения к памяти

Цель изобретения - расширение функциональных возможностей устройства за счет возможности расслоения принимаемого массива информации и слияния выдавае- мых массивов информации при возможности независимого изменения количества и размера массивов информации.

На чертеже приведена функциональная схема устройства.

Устройство содержит n-разрядный коммутатор 1 адреса (КА), n-рэзрядный регистр 2 адреса (PA), n одноразрядных сумматоров (I), из которых гл старших сумматоров 3 составляют первую группу, а Сп - т) сумматоров 4 составляют вторую группу, регистр 5 модификации адреса (РМ). первый дешифратор 6 (ДШ1), триггер 7 режима (ТР), регистр 8 размера массива (РР), второй дешифратор 9 (ДШ2), (т -1) элементов И 10 и коммутатор 11 переносов (КП).

Информационные входы устройства соединены с информационными входами регистров 5, 7 и первыми информационными входами коммутатора 1, выходы которого соединены с информационными входами регистра 2, выходы которого соединены с выходами 13 устройства и с первыми входами сумматоров 3, 4, выходы сумм которых соединены с вторыми информационными входами коммутатора 1. Синхровход 14 устройства соединен с синхровходами регистров 2, 5, 8. С первого по шестой управпяющие входы 15 устройства соединены с управляющими входами коммутатора 1, регистра 2, регистра 5, входом установки в нуль триггера 7, входом установки в единицу триггера 7, управляющим входом регисл

с

со

Ю

ч

О

стра 8 соответственно, Выходы регистра 5 соединены с информационными входами дешифратора б, выходы которого соединены со вторыми входами сумматоров 3. Прямой выход триггера 7 соединен с входами блокировки дешифраторов 6,9 и коммутатора 11. Выходы регистра 8 соединены с управляющими входами коммутатора 11 и информационными входами дешифратора 9, выходы которого соединены с первыми входами элементов И 10, вторые входы которых соединены с выходами переносов следующих по номеру сумматоров 3 и следующими по номеру информационными входами коммутатора 11, выход которого соединен с третьим входом младшего из сумматоров 4. Выход переноса старшего из сумматоров 3 соединен с первым информационным входом коммутатора 11. Выходы элементов М 10 соединены с третьими вхо- дами соответствующих по номеру сумматоров 3. Выходы переносов сумматоров 4 соединены с третьими входами предыдущих по номеру сумматоров. Второй вход млад шего из сумматоров 4 соединен с инверс- ным выходом триггера 7, вторые входы остальных сумматоров 4 соединены с шиной логического нуля.

Реализация предлагаемого устройства возможна с помощью стандартных элемен- тов вычислительной техники.

Устройство работает следующим образом.

Перед началом работы с помощью управляющих сигналов, поступающих на вхо- ды 15 устройства и синхросигнала, поступающего на вход 14 устройства, во все регистры загружается информация, поступающая на входы 12 устройства. После этого на выходах 13 устройства выставляется начальный адрес памяти и устройство ожидает сигналов его модификации.

Если триггер 7 находится в состоянии О, то сигнал, соответствующий уровню логической единицы, с инверсного плеча триг- гера поступает на второй вход младшего разряда сумматора. На выходах сумматора формируется очередной адрес, увеличенный на единицу по сравнению с начальным. Поскольку загрузка закончена, то коммута- тор 1 настроен на работу по вторым входам и пропускает очередной адрес на входы регистра 2. При обслуживании запроса абонента нз обмен информацией вылолняется обращение к памяти по адресу, установлен- ному на выходах 13 устройства, и одновременно ня один такт по второму входу из группы управляющих входов 15 на управляющий вход регистра 2 поступает сигнал разрешен и я приема. По ближайшему

синхроимпульсу очередной адрес принимается в регистр 2, с выходов которого поступает на выходы 13 устройства и на входы сумматоров 3, 4 для очередной модификации. При обслуживании очередного запроса абонента процесс повторяется. Дешифраторы 6, 9 и коммутатор 11 заблокированы выходным сигналом триггера 7 и не участвуют в работе.

Если триггер 7 установлен в единицу, то на второй вход младшего разряда сумматора поступает сигнал, соответствующий уровню логического нуля. Однако разблокируются дешифраторы 6, 9 и коммутатор 11. Вследствие этого модифицироваться может только старшая часть адреса (разряды от 1 до т), а младшая его часть остается неизменной до тех пор, пока не выработается перенос, на который настроен коммутатор 11. Объем памяти, участвующий в процедуре, определяется значением кода в регистре PP. Значение кода в регистре РМ определяет размер массива. Разность значений кодов в регистрах РР и РМ определяет количество массивов. Значение кода в разрядах регистра РА, не участвующих в модификации, определяет расположение указанных массивов в памяти. В такте работы, следующем за тактом, в котором вырабатывается перенос, на который настроен коммутатор 11, код в разрядах старшей части, участвующих в модификации адреса, станет равным нулю, а код младшей части увеличится на единицу, Код в разрядах старшей части, не участвующих в модификации адреса, остается неизменным в течение всей процедуры. В следующих тактах работы вновь будет модифицироваться только старшая часть адреса, а младшая будет оставаться неизменной до тех пор, пока вновь не выработается перенос, определяемый кодом в регистре Pp. Таким образом, в процессе обмена с абонентом принимаемый от него массив информации будет расслаиваться по нескольким массивам, размер которых определяется кодом, хранящимся в регистре 5, а количество - разностью кодов, хранящихся в регистрах 8 и 5. При выдаче информации абоненту будет происходить слияние хранящихся в памяти массивов информации.

Формула изобретения Устройство формирования адреса памяти, содержащее коммутатор адреса, регистр адреса, п сумматоров, регистр модификации адреса, дешифратор и триггер режима, причем информационный вход устройства соединен с информационным входом регистра модификации и первым информационным входом коммутатора адреса выход

которого соединен с информационным входом регистра адреса, выходы которого поразрядно соединены с выходами устройства и входами первых слагаемых всех сумматоров, выходы сумм которых соединены с разрядами второго информационного входа коммутатора адреса, синхровход устройства соединен с синхров- ходами регистра адреса и регистра модификации адреса, вход настройки, вход разрешения приема, вход модификации адреса,вход установки в О, вход установки в 1 устройства соединены соответственно с управляющим входом коммутатора адреса, входом режима регистра адреса, входом режима регистра модификации, входом установки в О триггера режима и входом установки в 1 этого триггера соответственно, выход регистра модификации адреса соединен с информационным входом дешифратора, выход 1-го разряда которого соединен с входом второго слагаемого 1-го (где

I e 1т) сумматора, выход переноса а-го

(где а m + 1п) сумматора соединен с

входом переноса (а - 1}-го сумматора, отличающееся тем, что, с целью расширения функциональных возможностей устройства путем расслоения принимаемого массива информации и слияния выдаваемых массивов информации при возможности независимого изменения количества и размера массивов информации, в него введены регистр размера массива, второй дешифратор, группа элементов И и m-входовый коммутаторпереносов,причем информационные входы устройства соединены с информационными входами регистра размера массива, выход которого соединен с управляющим входом коммутатора переносоа и информационным входом второго дешифратора, выход которого сое- ,

0 динен с первыми входами элементов И группы, второй вход b-го (где b 1,...,m-1) элемента И группы соединен с выходом переноса (Ь + 1)-го сумматора и (Ь + 1)-м разрядом информационного входа коммутатора

5 переносов, выход которого соединен с входом переноса n-го сумматора, вход второго слагаемого которого соединен с инверсным выходом триггера режима, вторые входы с m + 1 по п - 1 сумматоров соединены с

0 входом логического нуля устройства, выход переноса первого сумматора соединен с входом первого разряда коммутатора переносов, выходы 1-х элементов И группы соединены соответственно с входами пе5 реноСа 1-х сумматоров, синхровход устройства соединен с синхровходом регистра размера,-вход режима которого соединен с входом размера массива устройства, прямой выход триггера режима соединен

0 с входами блокировки первого и второго дешифраторов и коммутатора переносов.

Предлагаемое изобретение относится к вычислительной технике, в частности к устройствам формирования адреса памяти, и может быть использовано в каналах ЭВМ для формирования адреса информации. Сущность изобретения заключается в том, что благодаря включению в устройство регистра размера массива и второго дешифра- тора появляется возможность независимого управления количеством и размером массивов, участвующих в выполнении процедур слияния или расслоения массивов. Это позволяет уменьшить время решения задач, требующих выполнения указанных процедур, и тем самым повысить реальную производительность ЭВМ, в состав которой входит данное устройство. 1 ил.