Устройство для формирования адреса памяти Советский патент 1992 года по МПК G06F12/04 

к и JL

/3/5 17

W

Ё

Изобретение относится к вычислительной технике и может быть использовано в каналах ЭВМ для формирования адреса обращения к памяти. Целью изобретения является расширение функциональных возможностей. Устройство содержит регистр 1 адреса памяти, сумматоры 2, 3, коммутаторы 4,5 адреса, регистр 6 приращения адреса, регистр 7 модификации адреса, дешифратор 8, триггер 9, элемент ИЛИ-НЕ 10. Поставленная цель достигается путем введения новых элементов и связей. 1 з.п. ф- лы, 2 ил.

Os СЛ ГО СЛ

Изобретение относится к цифровой вычислительной технике, в частности к устройствам формирования адреса памяти ЭВМ, и может быть использовано в каналах ЭВМ для формирования адреса обращения к памяти.

Формат и структура информации обмена между ЭВМ и абонентами может изменяться в процессе обмена. Например, к одному каналу могут быть подключены абоненты, работающие по интерфейсу ЕС ЭВМ, но имеющие различные форматы информационных шин. В этом случае требуются средства оперативного изменения величины приращения адреса памяти.

В то же время в процессе обработки информации обмена с абонентом часто возникает необходимость в ее сортировке. Например, при распределении последовательных элементов массива по нескольким подмас- сивам (такую процедуру будем называть расслоением массива) или при объединении элементов нескольких массивов в один массив (такую процедуру будем называть слиянием массивов). Эти процедуры обычно выполняются процессором ЭВМ с помощью программных илиаппаратных средств, но и в обоих случаях требуют затрат определенного времени, экономия которого могла бы повысить реальную производительность ЭВМ.

Известно устройство, содержащее сумматор, коммутатор адреса и блок управления, в котором используется принцип расслоения памяти.

Недостатком такого устройства является отсутствие в нем средств для оперативного (программного) изменения кратности (величины) расслоения, что не позволяет использовать его для аппаратного выполнения процедур слияния и расслоения массивов информации.

Наиболее близким к предлагаемому является устройство, содержащее регистр адреса, две группы коммутаторов адреса, регистр приращения адреса, две группы одноразрядных сумматоров.

Недостатком прототипа является отсутствие возможности расслоения массива принимаемой информации и слияния массивов при выдаче информации абоненту.

Цель изобретения - расширение функциональных возможностей устройства за счет реализации расслоения принимаемого массива информации и слияния выдаваемых абоненту массивов информации.

Поставленная цель достигается тем, что устройство для формирования адреса памяти, содержащее регистр адреса, две группы

коммутаторов адреса, регистр приращения адреса, две группы одноразрядных сумматоров, причем выходы суммы одноразрядных сумматоров первой и второй групп

соединены с первыми информационными входами соответствующих коммутаторов первой и второй группы, вторые информационные входы которых соединены с информационными входами устройства и

0 регистра приращения адреса, выходы коммутаторов первой и второй групп соединены с информационными входами регистра адреса, выходы которого соединены с выходами устройства и первыми входами одно5 разрядных сумматоров первой и второй группы, вторые входы одноразрядных сумматоров первой группы соединены с выходами регистра приращения адреса, вход переноса младшего одноразрядного сумма0 тора первой группы соединен с входом логического О устройства, вход переноса младшего одноразрядного сумматора второй группы соединен с выходом переноса старшего одноразрядного сумматора пер5 вой группы, входы переноса остальных одноразрядных сумматоров первой и второй групп соединены с выходами переноса предыдущих одноразрядных сумматоров соответственно первой и второй групп, пер0 вый вход режима адресации устройства подключен к первым управляющим входам коммутаторов первой и второй групп, входы синхронизации приема начального адреса и шага приращения адреса устройства под5 ключены к разрешающим входам регистра адреса и регистра приращения адреса, син- хровходы которых подключены к синхровхо- ду устройства, дополнительно содержит регистр модификации адреса, дешифратор,

0 триггер и элемент ЙЛИ-НЕ, причем информационные входы .устройства соединены с входами регистра модификации, разрешающие входы которого соединены с входами синхронизации приема значения модифи5 кации адреса устройства, синхровходы и выходы регистра модификации соединены соответственно с синхровходом устройства и с входами дешифратора, выходы которого соединены с вторыми входами одноразряд0 ных сумматоров второй группы, входы установки в 1 и О триггера соединены соответственно с вторым и третьим входами режима адресации устройства, инверсный выход триггера соединен с первым входом

5 элемента ИЛИ-НЁ, второй вход которого соединен с выходом переноса старшего сумматора второй группы, выход элемента ИЛИ-НЁ соединен с вторыми управляющими входами первой группы коммутаторов, третьи информационные входы которых соединены с первыми входами одноразрядных сумматоров первой группы.

В данном устройстве при единичном состоянии триггера имеется возможность выполнять модификацию старшей части адреса, оставляя неизменной младшую его часть, до тех пор, пока не закончится обращение ко всем массивам памяти, количество которых определяется кодом в регистре модификации. Это позволяет осуществить расслоением принимаемого и слияние выдаваемых абоненту массивов информации. Указанные процедуры выполняются над элементами, формат которых равен формату обмена. Однако формат сообщения або- нента (элемента массива) может быть больше формата обмена. В этом случае к каждому массиву памяти следует выполнить несколько обращений и лишь после этого перейти к другому массиву.

С целью дополнительного расширения функциональных возможностей устройства за счет реализации расслоения и слияния массивов, элементы которых имеют формат, больший формата обмена с абонентом, в устройство вводятся регистр формата элементов массива, коммутатор переносов, второй триггер, второй элемент ИЛИ-НЕ и элемент И, причем информационные входы устройства соединены с информационными входами регистра формата элементов массива, разрешающие входы которого соединены с входом синхронизации приема формата устройства, синхровход регистра формата элементов массива соединен с синхровходом устройства, выход регистра формата элементов массива соединен с управляющими входами коммутатора переносов, информационные входы которого соединены с входами переносов однораз- рядных сумматоров первой группы, а выход - с первым входом элемента И и вторым входом второго элемента ИЛИ-НЕ. выход которого соединен с вторыми управляющими входами коммутаторов второй группы, третьи информационные входы которых соединены с первыми входами одноразрядных сумматоров второй группы, входы установки в 1 и О второго триггера соединены с четвертым и пятым входами режи- ма адресации устройства, инверсный выход второго триггера соединен с первым входом второго элемента ИЛИ-НЕ. прямой выход второго триггера соединен с вторым входом элемента И, выход которого соединен с бло- кирующими входами коммутаторов первой группы.

Существенным отличием предлагаемого устройства является наличие в нем регистра модификации, дешифратора, первого

триггера и первого элемента ИЛИ-НЕ, а также возможность осуществления дополнительных процедур (расслоение принимаемого от абонента массива информации или слиянии выдаваемых из памяти абоненту массивов информации). При этом наличие в устройстве регистра формата элементов массива, коммутатора переносов, второго триггера, второго элемента ИЛИ-НЕ и элемента И обеспечивает возможность выполнения тех же дополнительных процедур сортировки, но для массивов, формат элементов которых больше формата обмена с абонентом.

На фиг. 1 приведена функциональная схема устройства для формирования адреса обращения к памяти ЭВМ, обеспечивающего расслоение и слияние массивов информа- ции, формат элементов которых не превышает формата обмена с абонентом; на фиг. 2 - функциональная схема устройства обеспечивающего расслоение и слияние массивов информации, формат элементов которых может превышать формат обмена с абонентом.

Устройство (фиг. 1) содержит п-разряд- ный регистр 1 адреса памяти (РА), две группы из n-одноразрядных сумматоров адреса (Ј), из которых m сумматоров 2 составляют первую группу, a n-m сумматоров 3 составляют вторую группу, две группы из п коммутаторов адреса (КА), из которых m коммутаторов 4 составляют первую группу, a n-m коммутаторов 5 составляют вторую группу, регистр 6 приращения адреса (РП), регистр 7 модификации адреса (РМ), дешифратор 8 (ДШ). триггер 9 (Тг) и элемент ИЛИ- НЕ 10.

Информационные входы 11 устройства соединены с информационными входами регистров б, 7 и вторыми информационны- .ми входами коммутаторов 4 и 5, выходы которых соединены с информационными входами регистра 1, выходы которого соединены с информационными выходами 12 устройства и с первыми входами сумматоров 2, 3, выходы суммы которых соединены с первыми информационными входами коммутаторов 4 и 5 соответственно. Первые входы сумматоров 2 дополнительно соединены с третьими информационными входами коммутаторов 4. Вход переноса младшего из сумматора 2 (Јl) соединен с входом 13 логического О устройства, вход переноса младшего из сумматоров 3 (Јт+1) соединен с выходом переноса старшего одноразрядного сумматора 2 ( т), входы переносов остальных одноразрядных сумматоров 2,3 соединены с выходами переносов предыдущих одноразрядных сумматоров 2,3 соответственно. Входы 14,15 синхронизации приема начального адреса и шага приращения соединены с разрешающими входами регистров 1 и 6 соответственно, входы 16 синхронизации приема значения моди- фикации соединены с разрешающими входами регистра 7. Синхровходы регистров 1, 6, 7 соединены с синхровходами 17 устройства. Первый вход режима адресации

18устройства соединен с первыми управля- ющими входами коммутаторов 4 и 5, второй

и третий входы режима адресации 18 устройства соединены с входами установки в Г и О триггера 9 соответственно. Инверсный выход триггера 9 соединен с первым входом элемента ИЛИ-ИЕ 10, второй вход которого соединен с выходом переноса старшего из сумматоров 3 (Si), выход элемента ИЛИ-НЕ

10соединен с вторыми управляющими входами коммутаторов 4. Выход регистра 7 моди- фикации соединен с входами дешифратора 8, выходы которого соединены с вторыми входами сумматоров 3.

Дополнительно устройство {фиг. 2) содержит второй триггер 19, второй элемент .ИЛИ-НЕ 20, элемент И 21, регистр 22 формата элементов массива (РФ) и коммутатор 23 переносов (КП). Информационные входы

11устройства соединены с информационными входами регистра 22,синхровходы ко- торого соединены с синхровходами 17 устройства, разрешающие входы регистра

22 соединены с входом 24 синхронизации приема формата устройства, выход регистра 22 формата элементов массива соединены с управляющими входами коммутатора 23 переносов, информационные входы которого соединены с входами переносов одноразрядных сумматоров 2 первой группы, а выход - с первым входом элемента И 21 и вторым входом элемента ИЛИ-НЕ 20, выход которого соединен с вторыми управляющими входами коммутаторов 5, третьи информационные входы которых соединены с первыми входами одноразрядных суммато- ров 3. Входы установки в Г и О триггера

19соединены с четвертым и пятым входами режима адресации 18 устройства, инверсный выход триггера 19 соединен с первым входом элемента ИЛИ-НЕ 20, прямой вы- ход триггера 19 соединен с вторым входом элемента И 21, выход которого соединен с блокирующими входами коммутаторов 4.

Реализация предлагаемого устройства возможна с помощью стандартных элемен- тов вычислительной техники.

Устройство работает следующим образом.

Перед началом работы с помощью управляющих сигналов, поступающих на входы

13-18,24 устройства, во все регистры загружается информация, поступающая на входы 11 устройства. После этого на выходах 12 устройства выставляется начальный адрес памяти и устройство ожидает сигналов его модификации.

Предположим для определенности, что код адреса равен нулю. На выходах сумматоров 2, 3 формируется сумма начального адреса и кодов, хранящихся в регистрах 6, 7. Если оба триггера 9 и 19 находятся в состоянии О, то коммутаторы 4, 5 адреса настроены на работу по первым входам, а модифицированный адрес с выходов сумматора через коммутаторы 4, 5 поступает на входы регистра 1. При обслуживании в ЭВМ запрос абонента на обмен информацией производится обращение к памяти по адресу, установленному на выходах 12 устройства, и одновременно на один такт в устройство по входам 14 поступает сигнал, поступающий на разрешающий вход регистра 1. По ближайшему синхроимпульсу модифицированный адрес принимается в регистр 1, с выходов которого поступает на выходы 12 устройства и на входы сумматоров 2, 3 для очередной модификации. Если величина, на которую модифицируется адрес, равна формату обмена с абонентом, то информация записывается (считывается) в память подряд, если эта величина больше формата обмена, то информация записывается (считывается) с соответствующими интервалами. Некоторая особенность заключается лишь в том, что величина изменения адреса для сумматоров 2 задается обычным комбинационным кодом, а для сумматоров 3 - позиционным, т.е. кодом, имеющим единицу только в одном разряде.

Если триггер 9 установлен в 1, а триггер 19 - в О, то после загрузки коммутаторы 5 настроены на работу по первым входам, на которые поступает информация с выходов сумматоров 3, а коммутаторы 4 сигналом, поступающим на их вторые управляющие входы с выхода элемента ИЛИ- НЕ 10, настроены на работу по третьим входам, на которые поступает информация с выходов регистра 1. Вследствие этого модифицироваться может только старшая часть адреса (разряды с т+1 по п), а младшая его часть остается неизменной до тех пор, пока не выработается перенос в сумматоре с номером п(Јп), изменяющий значение сигнала, поступающего на вторые управляющие входы коммутаторов 4. При этом коммутаторы 4 настроены на работу по первым входам, на которые поступает информация с выходов сумматоров 2. В такте работы, следующим за тактом, в котором вырабатывается указанный перенос, старшая часть адреса станет равной нулю, а младшая - увеличится на величину кода, хранящегося в регистре 6. В следующих тактах работы вновь модифицируется только старшая часть адреса, а младшая остается неизменной до тех пор, пока опять не выработается перенос в старшем сумматоре. Таким образом, в процессе обмена с абонентом принимаемый от него массив информации расслаивается по нескольким массивам, количество которых определяется кодом, хранящимся в регистре 1. При выдаче информации абоненту происходит слияние хранящихся в памяти массивов. Элемент массива в этих процедурах равен формату обмена с абонентом.

Если триггер 9 установлен в О, а триггер 19 - в Г, то после загрузки коммутаторы А настроены на работу по первым входам, на которые поступает информация с выходов сумматоров 2, а коммутаторы 5 сигналом, поступающим на их вторые управляющие входы с выхода элемента ИЛИ- НЕ 20, настроены на работу по третьим, входам, на которые поступает информация с выходов регистра 1. Вследствие такой настройки модифицируется только младшая часть адреса (разряды с 1 по т), а старшая его часть остается неизменной до тех пор, пока не выработается перенос в сумматоре, номер которого определяется кодом в регистре 22. Этот перенос выбирается коммутатором 23 и поступает на входы элементов ИЛИ-НЕ 20 и И 21, изменяя значение их выходных сигналов, поступающих на вторые управляющие входы коммутаторов 5 и на блокирующие входы коммутаторов 4 соответственно. При этом коммутаторы 5 настраиваются на работу по первым входам, на которые поступает информация с выходов сумматоров 3, а коммутаторы 4 заблоки- руютея, в результате чего на их выходах нулевая информция. В такте работы, следующим за тактом, в котором вырабатывается указанный перенос, младшая часть адреса станет равной нулю, а старшая его часть увеличится на величину кода, хранящегося в регистре 7 с учетом его преобразования дешифратором 8. В следующих тактах работы вновь модифицируется только младшая часть адреса, а старшая остается неизменной до тех пор, пока опять не выработается указанный перенос. Таким образом, в процессе обмена выполняется расслоение или слияние массивов, формат элементов которых больше формата обмена с абонентом. Формула изобретения 1. Устройство для формирования адреса памяти, содержащее регистр адреса, две

группы коммутаторов адреса, регистр приращения адреса, две группы одноразрядных сумматоров, причем выходы суммы одноразрядных сумматоров первой и второй групп 5 соединены с первыми информационными входами соответствующих коммутаторов первой и второй групп, вторые информационные входы которых соединены с информационными входами устройства и

0 регистра приращения адреса, выходы коммутаторов первой и второй групп соединены с информационными входами регистра адреса, выходы которого соединены с выходами устройства и первыми входами одно5 разрядных сумматоров первой и второй групп, вторые входы одноразрядных сумматоров первой группы соединены с выходами регистра приращения адреса, вход переноса одноразрядного младшего сумматора

0 первой группы соединен с входом логического нуля устройства, вход переноса младшего одноразрядного сумматора второй группы соединен с выходом переноса старшего одноразрядного сумматора первой

5 группы, входы переноса остальных одноразрядных сумматоров первой и второй групп соединены с выходами переноса предыдущих одноразрядных сумматоров соответственно первой и второй групп, пер0 вый вход режима адресации устройства подключен к первым управляющим входам коммутаторов первый и второй групп, входы синхронизации приема начального адреса и шага приращения адреса устройства под5 ключены к разрешающим входам регистра адреса и регистра приращения адреса, син- хровходы которых подключены к синхровхо- ду устройства, отличающееся тем, что, с целью расширения функциональных

0 возможностей устройства за счет реализации расслоения принимаемого массива информации и слияния выдаваемых абоненту массивов информации, в него введены регистр модификации адреса, де5 шифратор, триггер и элемент ИЛИ-НЕ, причем информационные входы устройства соединены с входами регистра модификации, разрешающие входы которого соединены с входами синхро0 низации приема значения модификации адреса устройства, синхровходы и выходы регистра модификации соединены соответственно с синхровходом устройства и с входами дешифратора, выходы которого

5 соединены с вторыми входами одноразрядных сумматоров второй группы, входы установки в 1 и О триггера соединены соответственно с вторыми и третьими входами режима адресации устройства, инверсный выход триггеpa соединен с первым входом элемента ИЛИ-НЕ, второй вход которого соединен с выходом переноса старше го сумматора второй группы, выход элемента ИЛИ-НЕ соединен с вторыми управляющими входами коммутаторов первой группы, третьи информационные входы которых соединены с первыми входами одноразрядных сумматоров первой группы.

5

0

5

ции приема формата устройства, синхров- ход регистра формата элементов массива соединен с синхровходом устройства, выход регистра формата элементов массива соединен с управляющими входами коммутатора переносов, информационные входы которого соединены с входами переносов одноразрядных сумматоров первой группы, а выход - с первым входом элемента И и с вторым входом второго элемента ИЛИ-НЕ, выход которого соединен с вторыми управляющими входами коммутаторов второй группы, третьи информационные входы которых соединены с первыми входами одноразрядных сумматоров второй группы, входы установки в 1 и О второго триггера соединены с четвертым и пятым входами режима адресации устройства, инверсный выход второго триггера соединен с первым входом второго элемента ИЛИ-НЕ, прямой выход второго триггера соединен с вторым входом элемента И, выход которого соединен с блокирующими входами коммутаторов первой группы.