Устройство для контроля интерфейса ввода-вывода Советский патент 1993 года по МПК G06F13/00 G06F11/00 

Изобретение относится к цифровой вычислительной технике и может быть использовано для контроля ввода-вывода цифровых вычислительных машин и систем.

Цель изобретения - расширение класса решаемых задач,

На чертеже представлена структурная схема устройства.

Устройство содержит первый регистр состояния 1, схему 2 сравнения, дешифратор 3, мультиплексор 4, элемент5 задержки, элемент 6 ИЛИ-НЕ, элемент И, элемент 8 ИЛИ, блок 9 счета временных интервалов, генератор 10 импульсов, регистр 11 интервалов врег юни, схему 12 сравнения, блок 13 памяти, Элемент 14 НЕ, элемент 15 И, коммутатор 16, элементы 17, 18 ИЛИ, блок 19 счета временных интервалов, регистр 20 адреса, счетчик 21 адреса, одновибратор 22, триггер 23, регистр 24 останова, триггер 25, вход 26 режимов устройства, адресный вход 27 устройства, информационный вход 28 устройства, второй регистр состояния интерфейса 29.

Регистры 1 и 29 осуществляют хранение текущего состояния сигналов интерфейса. Схема 2 сравнения фиксирует факт изменения состояния сигналов интерфейса.

Дешифратор 3 обнаруживает ошибку в состоянии сигналов интерфейса, а также нарушение в порядке изменения сигналов интерфейса текущего обмена и может быть реализован с помощью ПЗУ. В этом случае шина каждого управляющего сигнала интерфейса с выхода регистра 1 и выхода регистра 29 подключается к одному из разрядов старшей и младшей группы адресных входов ПЗУ, определяемых младшими адресными разрядами, которые соединены с выходом регистра 29, содержится признак ошибки, который поступает на первый выход этого ПЗУ, если комбинация сигналов на этих входах не соответствует ожидаемой комбинации, которая определяется группой старших адресных разрядов, подключенных к выходу регистра 1. Группа старших адресных разрядов, кроме того, определяет код константы времени, снимаемой с второго выхода ПЗУ, на протяжении которого должно произойти правильное изменение состояния интерфейса. Сигнал на третьем выходе ПЗУ разрешает подсчет блоком временных интервалов 9 временных меток из генератора 10. Сигналы на четвертом и пятом выходах ПЗУ предназначены для выделения из сигналов интерфейса на информационном входе 28 устройства ожидаемого для текущего обмена сигнала. Мультиплексор 4 коммутирует на свой выход одну из шин информационного входа 28 устройства, которая определяется кодом на управляющем входе

мультиплексора 4, поступающем из пятого входа дешифратора 3. Элемент 5 задержки осуществляет задержку сигнала из четвертого выхода дешифратора 3, которая подается на вторые входы элементов 6 ИЛИ-НЕ и 7 И. Уровень сигнала на четвертом выходе дешифратора 3 определяет,

0 через какой из элементов б ИЛИ-НЕ или 7 И сигнал из выхода мультиплексора 4 поступит на второй вход начальной установки блока 9 подсчета временных интервалов, Если на входе мультиплексора 4 происходит

5 изменение сигнала из уровня логической 1 до уровня логического 0, то для начально установки блока 9 подсчета временных интервалов необходимо, чтобы на вторых входах элементов 6 ИЛИ-НЕ и 7 И присутст0 вовал уровень логического 0. Если на выходе мультиплексора 4 происходит изменение сигнала из уровня логического 0 до уровня логической 1, то для начальной установку блока 9 подсчета временных интервалов не5 обходимо, чтобы на вторых входах элементов 6 ИЛИ-НЕ и 7 И присутствовал уровень логической 1.

Блок 9 счета временных интервалов определяет интервал времени между текущим

0 ц последующим состоянием сигналов интерфейса. Генератор 10 формирует непрерывную последовательность сигналов временных меток. Регистр 11 осуществляет хранение информации с выхода блока 9 сче5 та временных интервалов до очередного изменения состояния интерфейса. Схема 12 сравнения обеспечивает окончание интервала времени, в течении которого допускается отсутствие ожидаемого изменения

0 состояния интерфейса. Блок 13 памяти хранит последовательность состояний сигналов интерфейса. При помощи элемента 14 НЕ блокируется появление сигналов на выходе элемента 15 И на время цикла записи

5 и блок 13 памяти, элемент 15 И обеспечивает передачу сигнала с выхода схемы 2 сравнения на вход элемента 17 ИЛИ. Коммутатор 16 обеспечивает передачу информации на адресные входы блока 13 па0 мяти с выхода счетчика 21 или адресного входа 27 устройства в зависимости от режима работы устройства. Элемент 17 ИЛИ осуществляет передачу сигнала на вход одновибратора 22 с выхода элемента 15

5 ИЛИ схемы 12 сравнения. Элемент 18 ИЛИ осуществляет передачу сигнала на вход триггера 23, регистров 20 и 24 с выхода дешифратора 3 или выхода схемы 12 сравнения. Блок 19 счета временных интервалов времени осуществляет счет текущего времени. Регистр 20 фиксирует адрес ячейки блока 9 памяти в момент останова, счетчик 21 осуществляет формирование адреса блока 13 памяти, в которой записывается текущее состояние регистра 1 состояния интерфейса. Одновибратор 22 формирует сигнал записи в блок 13 памяти, триггер 23 фиксирует факт ошибки в последовательности обмена. Регистр 24 фиксирует текущее время в момент останова. Триггер 25 формирует сигнал при обнаружении факта ошибки в последовательности обмена. При помощи сигнала на входе 26 осуществляется управление передачей информации на адресные входы блока 13 памяти. Вход 27 служит для передачи информации на адресные входы блока 13 памяти. К входу 28 устройства подключается контролируемый интерфейс.

Устройство работает следующим образом.

В исходном состоянии регистры 1, 20, 24 и 29, блоки счета временных интервалов 9 и 19, триггеры 23 и 25, счетчик 21 установлены в нулевое состояние, для упрощения средства установки в исходное состояние на чертеже не показаны.

Устройство работает в двух режимах: Контроль и Вывод. В режиме Контроль осуществляется контроль состояния сигналов интерфейса. В режиме Вывод осуществляется вывод зафиксированной в процессе контроля интерфейса информации о изменении его состояния с последующей обработкой и регистрацией на одном из стандартных устройств вывода. Режим работы устройства определяется сигналом на входе 26 устройства. В режиме Контроль при наличии соответствующего сигнала на входе 26 устройства осуществляется подключение выводов счетчика 21 через коммутатор 16 к адресным входам блока 13 памяти. В режиме Вывод при наличии соответствующего сигнала на входе 26 устройства обеспечивается подключение адресного входа 27 устройства через коммутатор 16 к адресным входам блока 13 памяти.

В режиме Контроль сигналы интерфейса с входа 28 устройства поступают на входы регистров 1 и 29, схемы 2 сравнения и информационные входы мультиплексора 4. Поскольку в исходном состоянии регистр 1 обнулен, то при появлении на входе 28 устройства сигналов интерфейса, на входе схемы 2 сравнения появляется единичный сигнал. В этот момент времени на первых входах дешифратора 3 присутствуют нули, на его выходах находятся нули. При поступлении сигнала на вход элемента 15 И на остальных его входах находятся единичные

разрешающие сигналы, т.к. в исходном состоянии триггер 25 был обнулен и на его инверсном выходе присутствует единичный разрешающий сигнал, а запуск одновибратора 22 отсутствовал. В результате, на выходе элемента 15 И появляется сигнал, поступающий на вход элемента 17 ИЛИ. Сигналом с третьего выхода дешифратора 3 блок 9 удерживается в нулевом состоянии.

0 На выходе схемы 12 сравнения находится нулевой сигнал, поступающий на входы элементов 17 и 18 ИЛИ и после поступления единичного сигнала с выхода элемента 15 И на вход элемента 17 ИЛИ на выходе его

5 формируется единичный сигнал. По переднему фронту сигнала с выхода элемента 15 И в регистре 1 фиксируется состояние сигналов интерфейса на входе 28, а в регистре 11 - код с выхода блока 9 счета временных

0 интервалов (в данном случае нулевой код), кроме того, по сигналу с выхода элемента 17 ИЛИ осуществляется запуск од- новибратора 22. По сигналу с выхода одновибратора 22 в регистре 29 фиксирует5 ся состояние интерфейса на входе 28. С выхода схемы 2 сравнения снимается единичный сигнал. С выхода регистра 1 код сигналов текущего состояния интерфейса поступает на вход дешифратора 3. Если код

0 сигналов состояния интерфейса, поступающий с выхода регистра 1, соответствует нормальной последовательности обмена, то на первом выходе дешифратора 3 сохранится нулевой сигнал, поступающий на вход эле5 мента 18 ИЛИ, на входе которого также сохранится нулевой сигнал. Установка триггера 23 также отсутствует. Кроме этого на втором выходе дешифратора 3 появится код константы, который подается на второй

0 вход схемы 12 сравнения и определяет интервал времени, в течении которого допускается отсутствие изменения состояния сигналов интерфейса, на третьем выходе дешифратора 3 устанавливается сигнал, раз5 решающий подсчет сигналов временных меток с выхода генератора 10 блоком 9. Таким образом осуществляется отсчет переменного интервала. Код с пятого выхода дешифратора 3 поступает на управляющий

0 вход мультиплексора 4, коммутирует на его выход канал, на котором ожидается изменение сигнала, которое должно произойти на протяжении определенного интервала времени, не превышающего значение констан5 ты на втором выходе дешифратора 3. По сигналу с выхода одновибратора 22 осуществляется запись информации с выходов регистров 1 и 11 по адресу, определяемому счетчиком 21, а на выходе элемента 14 НЕ появляется сигнал, блокирующий появление сигналов на выходе элемента 15 И на время цикла записи в блок 13 памяти. По заднему фронту сигнала с выхода одновиб- ратора 22 осуществляется модификация счетчика 21 адреса и запись состояния триггера 23 в триггер 25. При отсутствии ошибки, зафиксированной триггером 23, триггер 25 подтвердит свое исходное нулевое состояние, на его инверсном выходе сохранится единичный сигнал. Код текущего значения интервала времени с выхода блока 9 поступает на вход схемы 12 сравнения, при помощи которой осуществляется сравнение его со значением константы на втором входе. При отсутствии сигнала на выходе схемы 12 сравнения, свидетельствующего об окончании допустимого интервала времени и при изменении сигналов состояния сигналов на входе 28 устройства, на выходе схемы 2 сравнения появляется единичный сигнал, поступающий на вход элемента 15 И. Дальнейшая работа устройства осуществляется аналогично описанному выше.

Если в процессе обмена произойдет нарушение нормальной последовательности, то на выходе дешифратора 3 на первом выходе сформируется сигнал ошибки, поступающий на вход элемента 18 ИЛИ. На выходе элемента 18 ИЛИ формируется сигнал, в соответствии с которым осуществляется установка триггера 23, а также фиксация в регистре 20 адреса ячейки блока памяти 13, в котором записалось последнее состояние сигналов интерфейса и фиксация в регистре 24 времени останова. По заднему фронту сигнала с выхода одновибратора 22 информация с выхода триггера 23 записывается в триггер 25. На инверсном выходе триггера 22 появляется нулевой сигнал останова, блокирующий появление сигнала на выходе элемента 15 И.

Если в процессе обмена в течение интервала времени, заданного при помощи константы на втором выходе дешифратора 3, изменение состояния сигналов на входе выбранного входа мультиплексора отсутствовало, то после поступления очередного сигнала с выхода генератора 10 код на выходе блока 9 счета интервалов времени станет большим значения константы на втором входе схемы сравнения 12 и на выходе схемы сравнения формируется единичный сигнал, поступающий на входы элементов 17 и 18 ИЛИ. На выходах элементов 17 и 18 ИЛИ формируются сигналы, по которым в регистре 1 формируются состояния сигналов интерфейса на входе 28 устройства и осуществляется запуск одновибратора 22, а также установка триггера 23. Дальнейшая

работа устройства осуществляется аналогично описанному выше.

Сигнал на входе мультиплексора 4 может изменяться как из состояния логического О в состояние логической 1, так и наоборот. Блок подсчета временных интервалов 9 устанавливается в исходное состояние только при наличии на его установочном входе сигнала логической 1. Комбинаци0 онная схема, состоящая из элементов 6 ИЛИ-НЕ,7 И и 8 ИЛИ, позволяет произвести установку блока 9 подсчета временных интервалов в исходное состояние не зависимо от того, какой, положительный или отрица5 тельный, перепад произойдет на выходе мультиплексора 4. Когда ожидаемый сигнал должен изменяться из состояния логического О в состоя ние логической 1 то на установочный вход блока 9 подсчета временных

0 интервалов сигнал с выхода мультиплексора 4 проходит через элемент 7 И и второй вход элемента 8 ИЛИ. Если ожидаемый сигнал интерфейса должен измениться из со- стояния логической 1 в состояние

5 логического О, то сигнал с выхода мультиплексора 4 поступает на установочный вхор блока 9 подсчета временных интервалов через элемент 6 ИЛИ-НЕ и первый вход элемента 8 ИЛИ. Через какой из элементов 6

0 ИЛИ-НЕ или 7 И должен пройти сигнал на вход установки блока 9 отсчета временны интервалов, определяет сигнал на четвертом выходе дешифратора 3, который черег элемент 5 задержки поступает на первые

5 входы элементов 6 ИЛИ и 7 И.

В режиме Вывод в соответствии с сигналом на входе 26 устройства осущестляет- ся подключение адресного входа 11 устройства к адресным входам блока 13 па0 мяти. Далее, осуществляется считывание ячеек блока 13 памяти, по адресам, поступающим с адресного входа 27 устройства, для последующей обработки и регистрации. Формула изобретения

5 Устройство для контроля интерфейсе ввода-вывода, содержащее регистры адре са, интервалов времени и времени останова, блок памяти, первую и вторую схемь сравнения, первый и второй блоки счета

0 временных интервалов, одновибратор, эле мент НЕ, первый элемент И, первый, второй и третий элементы ИЛИ, счетчик адреса коммутатор, первый и второй триггеры, генератор импульсов, дешифратор, первыР

5 регистр состояния, причем информационный вход первого регистра состояния и первый вход первой схемы сравнения соединены с информационным входом устройства, выход первого регистра состояния подключен к первому информационному

входу блока памяти, первому входу дешифратора и второму входу первой схемы сравнения, выход которой соединен с первым входом первого элемента И, второй вход которого подключен к выходу элемента НЕ, выход первого элемента И соединен с первым входом первого элемента ИЛИ, выход которого соединен с входами записи первого регистра состояния, регистра интервалов времени и входом одновибратора, выход которого подключен к входу записи блока памяти, счетному входу счетчика адреса, входу элемента НЕ, С-входу первого триггера, инверсный выход которого соединен с третьим входом элемента И, информацией- ный вход первого триггера подключен к выходу второго триггера, установочный вход которого соединен с выходом второго элемента ИЛИ и входом записи регистра адреса, информационный вход которого подключен к информационному выходу счетчика адреса и первому информационному входу коммутатора, второй информационный вход которого соединен с адресным входом устройства, вход режимов устройст- ва подключен к управляющему входу коммутатора, выход которого соединен с адресным входом блока памяти, второй информационный вход которого подключен к информационному выходу регистра интервалов времени, информационный вход которого соединен с первым входом второй схемы сравнения и выходом первого блока счета временных интервалов, вход сброса которого подключен к выходу третьего элемента ИЛИ, а счетный вход соединен с выходом генератора импульсов и счетным входом второго блока счета временных интервалов, выход которого подключен к информационному входу регистра времени останова, вход записи которого соединен с выходом второго элемента ИЛИ, первый вход которого подключен к первому выходу дешифратора, второй вход второго элемента ИЛИ и второй вход первого элементе ИЛИ соединены с выходом второй схемы сравнения, отличающееся тем, что, с целью расширения класса решаемых задач, устройство дополнительно содержит элемент задержки, второй регистр состояния, элемент ИЛИ-НЕ, второй элемент И и мультиплексор, информационный вход которого и информационный вход второго регистра состояния подключены к информационному входу устройства, вход записи второго регистра состояния соединен с выходом одновибратора, выход второго регистра состояния подключен к второму входу дешифратора, управляющий вход мультиплексора соединен с вторым выходом дешифратора, выход мультиплексора подключен к первым входам второго элемента И и элемента ИЛИ-НЕ, вторые входы которых соединены между собой и с выходом элемента задержки, вход которого подключен к третьему выходу дешифратора, четвертый выход которого соединен с установочным входом первого блока счета временных интервалов, пятый выход дешифратора подключен к второму входу второй схемы сравнения, выходы элемента ИЛИ-НЕ и второго элемента И соединены соответственно с первым и вторым входами третьего элемента ИЛИ, выходы регистров адреса и времени останова являются соответственно выходами адреса и времени останова устройства.

Изобретение относится к цифровой вычислительной технике и может быть использовано для контроля ввода-вывода цифровых вычислительных машин и систем. Цель изобретения - расширение класса решаемых задач. Устройство содержит первый регистр состояния 1, схему 2 сравнения, дешифратор 3 (состояния интерфейса), мультиплексор 4, элемент 5 задержки, элемент 6 ИЛИ-НЕ, элемент И 7, элемент ИЛИ 28 8, блок 9 счета временных интервалов, генератор 10, регистр 11 интервалов времени, схему 12 сравнения, блок 13 памяти, элемент НЕ 14, элемент И 15, коммутатор 16, элементы ИЛИ 17, 18, блок19 счета временных интервалов, регистр 20 адреса, счетчик 21, одновибратор 22, триггер 23, регистр 24 времени останова, триггер 25, управляющий вход 26 устройства, адресный вход 27 устройства, информационный вход 28 устройства, второй регистр состояния 29. Сущность изобретения заключается в обеспечении контроля последовательности изменения состояния сигналов интерфейса с фиксацией факта ошибки в случае нарушения нормальной смены состояний интерфейса. Кроме этого, наряду с фиксацией временных интервалов между любыми изменениями сигналов интерфейса, схема, контролирующая интервал времени появления очередного сигнала, может быть сброшена только ожидаемым сигналом. Таким образом, изобретение позволяет расшисо с 00 ю Ч) о CJ ю