Устройство для контроля интерфейса ввода-вывода Советский патент 1993 года по МПК G06F13/00 G06F11/00 

гв

ч о

00 XI

о

N3

Изобретение относится к цифровой вычислительной технике и может быть использовано для контроля ввода-вывода цифровых вычислительных машин и систем.

Цель изобретения - расширение класса решаемых задач.

Устройство содержит первый регистр 1 состояния интерфейса, схему 2 сравнения, дешифратор 3 состояния интерфейса, мультиплексор 4, элемент 5 задержки, элемент ИЛИ-НЕ б, Элемент И 7, элемент ИЛИ 8, таймер 9, тактовый генератор 10, регистр 1.1 интервалов времени, схему 12 сравнения, блок 13 памяти,: элемент НЕ 14, элемент И 15, коммутатор 16, элементы ИЛИ 17, 18, таймер 19, регистр 20 адреса, счетчик 21 адреса, одновибратор 22, триггер 23, регистр 24 времени останова, триггер 25, вход 26 признака коммутации, адресный вход 27, информационный вход 28, второй регистр 29 состояния интерфейса.

Регистры 1 и 29 осуществляют хранение текущего состояния сигналов интерфейса. Схема 2 сравнения фиксирует факт изменения состояния сигналов интерфейса.

Дешифратор 3 обнаруживает ошибку в состоянии сигналов интерфейса, а также нарушение в порядке изменения сигналов интерфейса текущего обмена и может быть реализован в помощью ПЗУ. В этом случае шина каждого управляющего сигнала интерфейса с выхода регистра 1 и выхода регистра 29 подключается к одному из разрядов старшей и младшей группы адресных входов ПЗУ, определяемых младшими адресными разрядами, которые соединены с выходом регистра 29, в котором содержится признак ошибки, который поступает на первый вход этого ПЗУ, если комбинация сигналов на этих входах не соответствует ожидаемой комбинаций, которая определяется группой старших адресных разрядов, подключенных к выходу регистра 1. Группа старших адресных разрядов, кроме того, определяет код константы времени, снимаемый с второго выхода ПЗУ, на протяжении которого должно произойти правильное изменение состояния интерфейса. Сигнал на третьем выходе ПЗУ разрешает подсчет таймером 9 временных меток из генератора 1. Сигналы на четвертом и пятом выходах ПЗУ предназначены для выделения из сигналов интерфейса на информационном входе 28 устройства ожидаемого для текущего обме- на сигнала. Мультиплексор 4 коммутирует на свой выход из шин информационного входа 28 устройства, которая определяется кодом на управляющем входе мультиплексора 4, поступающим из пятого выхода дешифратора 3. Элемент 5 задержки

осуществляет задержку сигнала из четвертого выхода дешифратора 3, который подается на вторые входы элементов 6 ИЛИ-НЕ и 7 И. Уровень сигнала на четвертом выходе

дешифратора 3 определяет, через какой из элементов 6 ИЛИ-НЕ или 7 И сигнал с выхода мультилексора 4 поступит на второй вход начальной установки таймера 9.

Если на входе мультиплексора 4 происходит изменение сигнала с уровня логической 1 до уровня логического 0, то для начальной установки таймера 9 необходимо, чтобы на вторых входах элементов 6 ИЛИ-НЕ и 7 И присутствовал уровень логического 0. Если на выходе мультиплексора 4 происходит изменение сигнала с уровня логического 0 до уровня логической 1, то для начальной установки таймера 9 необходимо, чтобы на вторые входы элементов 6

ИЛИ-НЕ и 7 И присутствовал уровень логической 1.

Таймер 9 определяет интервал времени между текущим и последующим состояниями сигналов интерфейса. Генератор 10 формирует непрерывную последовательность сигналов временных мето.к. Регистр 11 осуществляет хранение информации с выхода таймера 9 до очередного изменения состояния интерфейса. Схема 12 сравнения обеспечивает окончание интервала времени, в течение которого допускается отсутствие ожидаемого изменения состояния интерфейса. Блок 13 памяти хранит последовательность состояний сигналов интерфейса.

При помощи элемента 14 НЕ блокируется появление сигналов на выходе элемента 15 И на время цикла записи в блок 13 памяти, элемент 15 И обеспечивает передачу сигнала с выхода схемы 2 сравнения на вход элемента 17 ИЛ И, Коммутатор 16 обеспечивает передачу информации на адресные входы блока 13 памяти с выхода счетчика 21 или адресного входа 27 устройства в зависимости от режима работы устройства. Элемент

17 ИЛИ .осуществляет передачу сигнала на вход одновибратора 22 с выхода элемента 15 И или схемы 12 сравнения, элемент 18. ИЛИ осуществляет передачу сигнала на вход триггера 23, регистров 20 и 24 с выхода

дешифратора 3 или выхода схемы 12 сравнения. Таймер 19 осуществляет счет текущего времени. Регистр 20 фиксирует адрес . ячейки блока 13 памяти в момент останова, счетчик 21 осуществляет формирование адреса блока 13 памяти, в котором записывается текущее состояние регистра 1 состояния интерфейса. Одновибратор 22 формирует сигнал записи в блок 13 памяти, триггер 23 фиксирует факт ошибки в после довательности обмена. Регистр 24 фиксирует текущее время в момент останова. Триггер 25 формирует сигнал при обнаружении факта ошибки в последовательности обмена. При помощи сигнала на входе 26 осуществляется управление передачей информации на адресные входы блока 13 памяти, Вход 27 служит для передачи ин-. формации на адресные входы блока 13 памяти. К входу 28 устройства подключается контролируемый интерфейс.

Устройство работает следующим образом.

В исходном состоянии регистры 1, 20, 24 и 29, таймеры 9 и 19, триггеры 23 и 25, счетчик 21 установлены в нулевое состояние, для упрощения средства установки в исходное состояние на чертеже не показаны.

Устройство работает в двух режимах: Контроль и Вывод. В режиме Контроль осуществляется контроль состояния сигналов интерфейса. В режиме Вывод осуществляется вывод зафиксированной в процессе контроля интерфейса информации об изменении его состояния споследу- ющей обработкой и регистрацией на одном из стандартных устройств вывода. Режим работы устройства определяется сигналом на входе 26 устройства. В режиме Контроль при наличии соответствующего сигнала на входе 26 устройства осуществляется подключение выводов счетчика 21 через коммутатор 16 к адресным входам блока 13 памяти. В режиме Вывод при наличии соответствующего сигнала на входе 26 устрой- ства обеспечивается подключение адресного входа 27 устройства через коммутатор 16 к адресным входам блока 13 памяти. -.

В режиме Контроль сигналы интерфейса с входа 28 устройства поступают на входы регистров 1 и 29. схемы 2 сравнения и информационные входы мультиплексора А. Поскольку в исходном состоянии регистр 1 обнулен, то при появлении на входе 28 устройства сигналов интерфейса на входе схемы 2 сравнения появляется единичный сигнал. В этот момент времени на первых входах дешифратора 3 присутствуют нули, на его выходах находятся нули. При поступлении сигнала на вход элемента 15 И на остальных его входах находятся единичные разрешающие сигналы, т.к. в исходном состоянии триггер 25 был обнулен и на е.го инверсном выходе присутствует единичный разрешающий сигнал, а запуск одновибра- тора 22 отсутствовал. В результате на выходе элемента 15 И появляется сигнал, поступающий на вход элемента 17 ИЛИ. Сигналом с третьего выхода дешифратора 3

таймер 9 удерживается в нулевом состоянии. На выходе схемы 12 сравнения находится нулевой сигнал, поступающий на входы элементов 17 и 18 ИЛИ. и после по- 5 ступления единичного сигнала с выхода элемента 15.И на вход элемента 17 ИЛИ на выходе его формируется единичный сигнал. По переднему фронту сигнала с выхода элемента Т5 И в регистре 1 фиксируется состр0 янпе сигналов интерфейса на входе 28, а в

регистре 11 - код с выхода таймера 9 (в

данном случае нулевой код), кроме того, по

сигналу с выхода элемента 17 ИЛИ осущест вляется запуск одновибратора 22. По сигна5 лу с выхода одновибратора 22 в регистр 29 фиксируется состояние интерфейса на входе 28. С выхода схемы 2 сравнения снимается единичный сигнал. С выхода регистра 1 код сигналов текущего состояния интер0 фейса поступает на вход дешифратора 3. Если код сигналов состояния интерфейса, . поступающий с выхода регистра 1, соответствует нормальной последовательности обмена, то на первом выходе дешифратора 3

5 сохраняется нулевой сигнал, поступающий на вход элемента ИЛИ 18, на выходе которого также сохранится нулевой сигнал. Установка триггера 23 также отсутствует. Кроме этого, на втором выходе дешифрето0 ра 3 появится код константы, который подается на второй вход схемы 12 сравнения и определяет интервал времени, в течение которого допускается отсутствие изменения ; состояния сигналов интерфейса, на третьем

5 выходе .дешифратора 3 устанавливается сигнал, разрешающий подсчет сигналов временных меток с выхода генератора 10 таймером 9,Таким образом осуществляется отсчет временного интервала. Код с пятого

0 выхода дешифратора 3 поступает на управ ляющий вход мультиплексора 4, коммутирует на его выход канал, на котором ожидается изменение сигнала, которое должно произойти на протяжении определенного ин5 тзрвала времени, не превышающего значений константы на втором выходе дешифратора 3, По сигналу с выхода одновибратора 22 осуществляется запись информации с выходов регистров 1 и 11 по

0 адресу, определяемому счетчиком 21, а .на выходе элемента 14 НЕ появляется сигнал, блокирующий появление сигналов на выходе элемента 15 И на время цикла запись в блок 13 памяти. По заднему фронту сигнала

5 с выхода одновибратора 22 осуществляется модификация счетчика 21 адреса.и запись состояния триггера 23 в триггер 25. При отсутствии ошибки, зафиксированной триггером 23, триггер 25 подтвердит свое исходное нулевое состояние, на его инверсном

выходе сохранится единичный сигнал. -Код текущего значения интервала времени с выхода таймера 9 поступает на вход схемы 12 сравнения, при помощи которой осуществляется сравнение его со значением константы на втором входе, При отсутствии сигнала на выходе схемы 12 сравнения, свидетельствующего об окончании допустимого интервала времени и при изменении сигналов состояния сигналов на входе 28 устройства, на выходе схемы 2 сравнения появляется единичный сигнал, поступающий на вход элемента 15 И. Дальнейшая работа устрой- ства осуществляется аналогично описанному.

Если в процессе обмена произойдет нарушение нормальной последовательности, то на выходе дешифратора 3 сформируется сигнал ошибки, поступающий на вход элемента ИЛИ 18. На выходе элемента ИЛИ 18 формируется сигнал, в соответствии с которым осуществляется, установка триггера 23, а также фиксация в регистре 20 адреса ячейки блока памяти 1.3, в котором записалось последнее состояние сигналов интерфейса и фиксация в регистре 24 времени останова, По заднему фронту сигнала с выхода одно- вибратора 22 информация с выхода триггера 23 записывается в триггер 25. На инверсном выходе триггера 22 появляется нулевой сигнал останова, блокирующий появление сигнала на выходе элемента 15 И.

Если в процессе обмена-в течение интервала времени, заданного при помощи константы на втором выходе дешифратора 3, изменение состояния сигналов на входе выбранного входа мультиплексора отсутствовало, то после поступления очередного сигнала с выхода генератора 10 код на выходе таймера 9 станет .большим значения константы на втором входе схемы сравнения 12 и на выходе схемы сравнения формируется единичный сигнал, поступающий на, входы элементов 17 и 18 ИЛИ. На выходах элементов 17 и 10 ИЛИ формируются сигналы, по .которым в регистре 1 формируются .состояния сигналов интерфейса на входе 28 устройства и осуществляется запуск одно- вибратора 22, а также установка триггера 23. Дальнейшая р аботауетройства осуществляется .аналогично описанному.

Сигнал на входе мультиплексора 4 может изменяться как из состояния логического О в состояние логической 1, так и наоборот. Таймер 9 устанавливается в исходное состояние только при наличии на его установочном входе сигнала логической 1. Комбинированная схема, состоящая из элементов 6 ИЛИ-НЕ, 7 И и 8 ИЛИ, позволяет произвести установку таймера 9 в исходное

состояние независимо от того, какой, положительный или отрицательный, перепад произойдет на выходе мультиплексора 4, Когда ожидаемый сигнал должен изменяться из состояния логического О в.состояние логической 1, то на установочный вход таймера 9 сигнал с выхода мультиплексора 4 проходит через элемент 7 И и второй вход элемента 8 ИЛИ. Если ожидаемый сигнал

0 интерфейса должен измениться из состояния логического О в состояние логической 1, то на установочный вход таймера 9 с выхода мультиплексора 4 сигнал проходит через элемент 7 И и второй вход элемента 8 ИЛИ.

5 Если ожидаемый сигнал интерфейса должен измениться из состояния логической 1 в состояние логического О, то сигнал с выхода мультиплексора 4-поступит на установочный вход таймера 9 через элемент 6

0 ИЛИ-НЕ и первый вхрд элемента 8 ИЛИ. Через какой из элементов б ИЛИ-НЕ или 7 И должен пройти сигнал на вход установки таймера 9, определяет сигнал на четвертом выходе дешифратора 3, который через эле5 мент б.задержки поступает на первые входы элементов 6 ИЛИ и 7 И.

В режиме Вывод в соответствии с сигналом на входе 26 устройства осуществляется подключение адресного входа 27

0 устройства к адресным входам блока 13 памяти. Далее осуществляется считывание ячеек блока 13 памяти по адресам, поступающим с адресного входа 26 устройства, для последующей обработки и регистрации.

5 Предложенное устройство по сравнению с известным наряду с контролем после- довательности изменения состояния сигналов интерфейса и определения ошибки в последовательности обмена, позволяет

0 контролировать длительность временных интервалов не между любыми изменениями состояния сигналов интерфейса, а только между сигналами, относящимися к ожидаемой последовательности изменений сигна5 лов интерфейса.

Формулаизобретения Устройство для контроля интерфейса ввода-вывода, содержащее регистры состояния интерфейса, адреса и времени остано0 ва, блок памяти, первую и вторую схемы сравнения, первый и второй таймеры, элемент НЕ, первый элемент И, первый, второй и третий элементы ИЛИ, счетчик адреса, коммутатор, первый и второй триггеры, так.5 товый генератор, одновибратор, дешифратор состояния интерфейса, регистр интервалов времени, причем информационный вход первого регистра состояния интерфейса и первый вход первой схемы- сравнения подключены к информационному входу устройства, выход первого регистра состояния интерфейса подключен к первому информационному входу блока памяти, первому входу дешифратора состояния интерфейса и второму входу первой схемы сравнения, выход которой соединен с первым входом первого элемента И, второй вход которого подключен к выходу элемента НЕ, выход первого элемента ИЛИ, выход которого соединен с входами записи регистра состояния интерфейса, регистра интервалов времени и входом одновибрато- ра, выход которого подключен к входу записи блока памяти, счетному входу счетчика адреса, входу элемента НЕ, С-входу первого триггера, инверсный выход которого связан с третьим входом перврго элемента И, информационный вход первого триггера подключен к выходу второго триггера, установочный вход которого соединен с выходом второго элемента ИЛИ и входом записи регистра адреса, информационный вход которого подключен к информационному выходу счетчика адреса и первому информационному входу коммутатора, второй информационный вход которого соединен с адресным входом устройства, вход признака коммутации устройства подключен к управляющим входам коммутатора, выход которого соединен с адресным входом блока памяти, второй информационный вход которого подключен к информационному выходу регистра интервалов времени, информационный вход которого соединен с первым входом второй схемы сравнения и выходом первого таймера вход сброса которого подключен к выходу третьего элемента ИЛИ, а счетный вход соединен с

выходом тактового генератора и счетным входом второго таймера, выход которого подключен к информационному входу регистра времени останова, вход записи которо- го соединен с выходом второго элемента ИЛИ, первый вход которого подключен к первому выходу дешифратора состояния интерфейса, а вторые входы первого и второго элементов ИЛИ соединены с выходом

второй схемы сравнения, отличающееся тем, что, с целью расширения класса решаемых задач, устройство дополнительно содержит элемент задержки, второй регистр состояния интерфейса, элемент ИЛИНЕ, второй элемент И и мультиплексор, информационный вход которого и информационный вход второго регистра состояния интерфейса подключены к информационному входу устройства, вход записи второго

регистра состояния интерфейса соединен с выходом одновибратора, а выход второго . регистра состояния интерфейса подключен к второму входу дешифратора состояния интерфейса, управляющий вход мультиплексора соединен с вторым выходом дешифратора состояния интерфейса, а выход мультиплексора подключен к первым входам второго элемента И и элемента , вторые входы которых подключены к выходу элемента задержки, вход которого подключен к третьему выходу дешифратора состояния интерфейса, четвертый выход которого соединен с установочным входом первого таймера, пятый

выход дешифратора состояния и ерфейса подключен к второму входу второй схемы сравнения.

Изобретение относится к цифровой вычислительной технике и может быть использовано для контроля ввода-вывода цифровых вычислительных машин и систем. Цель изобретения - расширение класса решаемых задач. Устройство содержит первый регистр состояния интерфейса 1, схему 2 сравнения, дешифратор 3 состояния интерфейса, мультиплексор 4, элемент 5 задержки, элемент 6 ИЛИ-НЕ, элемент 7 И, элемент 8 ИЛИ, таймер 9, генератор 10, регистр 11 интервалов времени, схему 12 сравнения, блок 13 памяти, элемент 14 НЕ, элемент 15 И, коммутатор 16, элементы 17, 18 ИЛИ, таймер 19, регистр 20 адреса, счетчик 21, одновибратор 22, триггер 23, регистр 24 времени останова, триггер 25, входы признака коммутации 26 и адресный вход 27, информационный вход 28, второй регистр 29 состояния интерфейса. Устройство позволяет контролировать длительность временных интервалов между сигналами, относящимися к ожидаемой последовательности изменения сигналов интерфейса. 1 ил. ел С