Устройство доступа к общей памяти Советский патент 1993 года по МПК G06F12/00 

Ё

Изобретение относится к вычислительной технике и может быть применено для организации эффективного обмена между ЦВМ, процессорами, в мультипроцессорных системах и локальных сетях. Целью изо- бретени является повышение быстродействия путем обеспечения параллельного доступа к блокам памяти. Поставленная цель достигается тем, что устройство содержит две группы мультиплексоров, блок синхронизации, три группы двунаправленных коммутаторов, две группы блоков сравнения, две группы элементов ИЛИ, группа блоков управления коммутацией. 1 ил.

Изобретение относится к вычислительной технике и может быть применено для организации эффективного обмена между ЦВМ, процессорами, в мультипроцессорных системах и локальных сетях.

Целью настоящего изобретения является повышение быстродействия путем обеспечения параллельного доступа к блокам памяти.

На чертеже представлена функциональная схема устройства доступа к общей памяти.

; Процессоры 1.1,..., 1.N шинным выходом, содержащим информационные, адресные и управляющие линии, соединены с шинными входами соответствующих блоков 2.1, .... 2.N памяти, шинным выходом подключенных к шинным входам соответствующих двунаправленных шинных усилителей

(ДШУ)3.13.N. Шинные выходы ДШУ 3.1,

.... 3.N соединены с первыми шинными входами блоков 4.1 4.N и 4.N + 1, 4.2N

мультиплексоров.

Вторые шинные входы блоков 4.1, ..„ 4.N мультиплексоров, образуя первое кольцевое соединение, подключены шинами в следующей последовательности: второй вход блока 4.4 мультиплексоров подключен к выходу блока 4.N мультиплексоров, второй шинный вход которого подключен к шинному выходу блока 4.N-1 мультиплексоров и т.д. вплоть до второго шинного входа блока 4.2 мультиплексоров, причем к выходу блока 4.1 мультиплексоров подключен второй шинный вход блока 4.2 мультиплексоров. Аналогично вторые шинные входы блоков 4.N+1, .... 4.2N мультиплексоров, образуя второе кольцевое соединение в следующей последовательности: второй шинный вход блока 4.N+1 мультиплексоров соединен с шинным выходом блока 4.N+2 мультиплексоров и т.д., вплоть до второго входа 4.2N,

00

W

Os JO 00 О

со

причем выход блока 4.N+1 мультиплексоров соединен с вторым шинным входом блока 4.2NI мультиплексоров. При этом шины, соединяющие указанные мультиплексоры, одновременно подключены к шинным входам соответственно: шина между блоками 4.1 я 4.2 мультиплексоров шинным входам ДШУ 3.2N+2 и блока 5.2 сравнения, а ее линия Признак запись-чтение к первым входам ДШУ 3.2М+2 и логического элемента 6.2 ИЛИ, выходом подключенного к второму входу ДШУ 3.2N+2, шина между блоками 4.2 и 4.3 мультиплексоров подключена к шинным входам ДШУ 3.2N+2 и блока 5.3 сравнения, а ее линия Признак запись-чтение - к первым входам ДШУ 3.2N+2 и логического элемента 6.3 ИЛИ, выходом подключенного к второму входу ДЦ1У 3,2М+3, т.д.. вплоть до шины между блоками 4.N-1 vt 4.N мультиплексоров, соответственно одновременно подключенной к шинным входам ДШУ 3.3N- и блока 5.N сравнения, а ее линия Признак запись-чтение -.к первым входам ДШУ 3,3 и логического элемента 6.N ИЛИ, выходом подключенного к второму входу ДШУ 3.3N, причем шина между блоками 4,N и 4.1 мультиплексоров одновременно подключена к шинным входам ДШУ 3.2N+1 и блока 5,1 сравнения, а ее линия Признак запись-чтение - к первым входам ДШУ 3.2N-H и логического элемента 6.1 ИЛИ, выходом подключенного к второму входу ДШУ 3.2N+1.

Аналогично шина между блоками 4.N+2 и 4.М-И мультиплексоров одновременно подключена к шинным входам ДШУ 3.N+1 и блока 5 Ы+1сравнения, а ее линия Признак запись-чтение - к первым входам ДШУ 3.N+1 и логического элемента 6.N+1 ИЛИ, выходом подключенного к второму входу ДШУ 3.N+1 и т.д., причем шина между блоками 4.N+1 и 4.2N мультиплексоров одновременно подключена к шинным входам ДШУ 3.2N и блока 5.2N сравнения, а ее линия Признак запись-чтение - к первым входам ДШУ 3.2 и логического элемента 6.2N ИЛИ, выходом подключенного к второму входу ДШУ 3.2N.

Блок 5 сравнения предназначен для селекции адреса блока памяти, поступающего по шинам, и выполнен на микросхемах К531СП1(1).

Шинные выходы ДШУ 3.N+1 3.2N

соединены с первыми входами соответственно блоков 7.17.N памяти, вторыми

шинными входами подключенных соответственно к шинным выходам ДШУ 3.2N-M,.... 3.3N. Блок 7 памяти предназначен для хранения информации обмена между процессорами в режиме каждый с каждым и

выполнен по схеме микросхем двухпортб- вой памяти К1800РП6 (1).

Линии, предназначенные для передачи сигналов записи-чтения из состава управляющих выходных шин процессоров 1.1

Первые выходы дополнительных блоков 8.1, .... 8.N управления соединены с управ0 ляющими входами соответствующих блоков 4.14.N мультиплексоров, а вторые выходы дополнительных блоков 8.1, ..,, 8.N управления подключены к управляющим входам соответствующих блоков 4.N+1

5 4.2N мультиплексоров.,

Пятые входы дополнительных блоков 8.18.N управления одновременно соединены с вторыми входами соответствующих логических элементов 6.N-M6.2N ИЛИ и

0 с выходами соответствующих блоков 5.N+1, .... 5.2М сравнений, а четвертые входы дополнительных блоков 8.1,..., 8.N управлений одновременно подключены к вторым входам соответствующих логических элемен

5 тов 6.6,,.., 6.N ИЛИ и к выходам блоков 5.1/

.... 5.N. Дополнительные блоки 8.18.Н

управления содержат логический элемент

0 соответственно 10.1,.... 10.N ИЛИ, выходом подключенного к первому входу первого п& гического элемента соответственно 11.1,..., 11.N И. Выход первого логического элемента 11,1,.,., 11.МИ соединен с первым входов

5 второго логического элемента 12.112.N

ИЛИ, выходом подключенного к первому выходу дополнительного блока управлении

соответственно 8.18.N.

Второй выход дополнительного

0 8.1,..., 8.N управления соединен с выходим третьего логического элемента ИЛИ соответственно 13.1, ..., 13.N. первым входбм подключенного к выходу второго логического элемента И соответственно 14.1,.... 14.N.

5 Первый вход этого элемента И соединен с выходом четвертого логического элемента

ИЛИ соответственно 15.115.N, первУм

входом подключенного к третьему входу соответствующего дополнительного блока 8.1, ..., 8.N управления, причем этот же вход

дополнительного блока 8.18.N управления соединен с входом соответствующего логического элемента 9,1,...,9.N НЕ. Второй вход дополнительного блока 8.18.N управления одновременно подключен к вто- рым входам первого и четвертого логических элементов ИЛИ соответственно

дополнительного блока 8.1,.... 8,М управления соединен с вторыми входами первого и второго логических элементов И соответственно 11.1, .... 11.N и 14.1. ..., 14.N, четвертый вход дополнительного блока 8.18.N

управления подключен к второму входу второго логического элемента ИЛИ соответст- венно 12.1, ..., 12.N. а пятый вход дополнительного блока 8.1,..., 8.N управления соединен с вторым входом третьего логического элемента ИЛИ соответственно

ных блоков 8.1, ,.., 8.N управления и ДШУ 3,13.N одновременно подключены к соответствующим 1. .... N выходам блока 16 управления, предназначенного для одновременного подключения на каждом такте четырех процессоров к блокам памяти и содержащего генератор 17, предназначенный для выработки тактовых сигналов и выполненный на микросхемах серии К531 (1), своим выходом соединенный с входом двоичного счетчика 18, предназначенного для выработки кода, используемого в качестве адреса ПЗУ, а выходом подключенного к входу ПЗУ 19, предназначенного для хранения кодов соответствующих порядковым номерам процессоров (1). Выходы ПЗУ 19 соединены с соответствующими 1N выходами блока 16 управления.

Общая память состоит из однотипных N блоков, каждый из которых имеет двухпор- товое управление и одинаковый по обьему, адресному полю и разрядности накопитель. Адресное поле каждого блока однотипно поделено на N зон по числу подключенных процессоров. За каждым процессором за- крепляется одна из зон памяти. В режиме обмена каждый с каждым процессоры осуществляют операцию запись в закрепленные за ними зоны, а чтение из любой зоны памяти, выставляя при этом лишь фи- зический адрес ячейки зоны блока памяти, данные из признака записи-чтения.

В обеспечение режима обмена между процессорами и блоками памяти устанавливают связь путем введения дополнительно- го адреса блока памяти, который хранят в ПЗУ 2.1, ..., 2.N, и читаемые из него коды подключают к шинному входу соответствующих ДШУ 3.1...., 3.N для образования полного исполнительного адреса ячейки блока

памяти. При выполнении операции Запись в ячейке ПЗУ хранят два адреса двух блоков памяти, расположенных по обеим кольцевым шинам, а при операции Чтение - адрес одного блока памяти. Установление двухкольцевого шинного соединения всех блоков памяти и использование мультиплексоров в качестве сегментаторов кольцевого соединения позволяет осуществить одновременный доступ к блокам памяти всем процессорам и для каждого из них сократить в два раза число блоков памяти при копировании информации в процессе записи.

Устройство доступа к общей памяти работает следующим образом, Каждый процессор, например 1.1, независимо от работы блока управления 16 при обращении к блоку памяти на шинном выходе активизирует все сигналы, присущие параллельному интерфейсу: адрес, данные, признак записи-чтения и сигналы, сопровождающие обмен, и посылает их на вход блока 2 Л двунаправленных шинных усилителей и одновременно на вход постоянного запоминающего устройства 2.1. которое вырабатывает адрес того блока памяти, с которым заранее обусловлена связь процессора. С выхода постоянного запоминающего устройства 2.1 адрес блока памяти поступает на вход ДШУ 3.1 и подстыковывается к адресу ячейки для образования полного исполнительного адреса ячейки блока памяти. С шинного выхода ДШУ 3.1 все сигналы интерфейса поступают на первые шинные входы блоков 4.1 и 4.N+1 мультиплексоров для последующей передачи их на выходные шины под воздействием сигналов управления, вырабатываемых дополнительным блоком 8.1 управления. Сигнал управления с 1-го выхода блока 16 управления поступает на вторые входы ДШУ 3.1 и дополнительного блока 8 управления и служит для управления их работой. Появление на втором входе блока дополнительного блока 8.1 управления признака Запись обеспечивает одновременное появление сигналов на первом и втором выходах дополнительного блока 8.1 управления, а появление признака Чтение - лишь на первом, либо втором выходах в зависимости от присутствия сигнала старшего разряда адреса блока памяти на третьем входе дополнительного блока 8.1 управления.

В режиме Запись происходит подклю- . чение процессора 1.1 с помощью блоков 4.1 и 4.1X1+1 мультиплексоров к двум кольцевым шинам, благодаря выработанным сигналам управления на первом и втором выходах дополнительного блока 8.1 управления. По- шление этих сигналов обусловлено присутстеием на первом входе дополнительного блока 8.I управления сигнала Запись, который поступает на вторые входы первого и четвертого логических элементов соответственно 10. и 15.1 ИЛИ, откуда на первые входы логических элементов соответственно 11.1 и 14.1 И, Наличие сигнала с выхода i блока 16 управления на первом входе блока 8.I, откуда он поступает на вторые входы логических элементов 11.1 и 14.1 И одновременно с сигналом Запись на первых входах этих же элементов 11,i. и 14.i И, обеспечивает появление сигналов на выходе этих элементов и на первых входах логических элементов соответственно 12,1 и 13.1 ИЛИ, откуда они поступают соответственно на первый и второй выходы блока 8.i. Сигналы управления с первого и второго выходов блока 8.1 соответственно поступают на вход управления блоков 4,1 и 4.N+I мультиплексоров, производят одновременное подключение входных шин к выходным для передачи информации по обеим кольцевым шинам, С выхода блока 4.1 мультиплексоров на первом кольце информация поступает на вторые шинные входы блока 4,1 + 1 мультиплексоров и одновременно на шинные входы ДШУ 3.2N+1+1 и блока 5,i+1 сравнения, при этом одновременно сигнал признака Запись также поступает на первый вход ДШУ 3,2N+i-H для управления потоком данных и на вход логического элемента 6.1+1 ИЛИ. Информация с выхода блока 4.N+1 мультиплексоров на втором кольце поступает на вторые шинные входы блока 4.N+I-1 мультиплексоров и одновременно на шинные входы ДШУ 3.IM+H-1 и бло- ка 5.N + I + 1 сравнения, при этом одновременно сигнал признака Запись также поступает на первый вход ДШУ 3.2N+I+1 для управления потоком данных и на вход логического элемента 6.1+1 ИЛИ, Сигналы с выхода логических элементов 6,1+1 и 6.N+M ИЛИ поступают на управляющие вторые входы ДШУ 3.2N+I+1 и 3,N+i--1 и вызывают передачу информации с шинного выхода ДШУ 3.2N+1+1 на второй шинный вход блока 7.N+1 памяти, а с шинного выхода ДШУ 3.N+I-1 на первый шинный вход блока 7.N-1 памяти, Таким образом, устанавливается связь между процессором 2.1 и блоками-7.1-1 и 7.1+1 памяти в режиме записи,

В блоках 5.1+1 n5. сравнения происходит сравнение адреса блока памяти с порядковым номером для выработки сигнала на выходе этих блоков. В случае несравнения на выходе блоков 5.1+1 и 5.N+M сравнения вырабатываются сигналы, которые поступают на соответствующие четвертый и пятый входы дополнительного блока 8.i управления, оттуда проходят на соответствующие вторые входы второго и третьего логических элементов 12.1+1 и 13.1-1 ИЛИ, а

затем поступают на управляющие входы блоков 4.1+1 H4.N+I-1 мультиплексоров. Эти сигналы обеспечивают прохождение информации на шинные выходы соответствующих мультиплексоров для продвижения по копь0 цу; Продвижение информации продолжается до тех пор, пока не произойдетсравнение кодов адреса блоков памяти с порядковыми номерами в блоках 5 сравнения. В результате сравнения происходит появление на вы5 ходе блоков 5 сравнения сигналов противоположного знака, что вызывает прекращение продвижения информации в обоих направлениях и переключение первого шинного входа на выход соответствующих

0 мультиплексоров.

8 процессе продвижения информации по обоим направлениям происходит запись во все блоки памяти одной и той же информации, т.е. выполняется операция копиро5 ваиия.

Операцию Чтение система выполняет аналогично операции Запись. Отличие состоит в том, что выборка информации происходит из одного блока памяти, который

0 подключается к процессору под действием дополнительного блока 8.I управления.

Сигнал старшего разряда кода адреса блока памяти поступает на третий вход дополнительного блока 8.i управления, откуда

5 на первый вход логического элемента 15.1 ИЛИ и на вход логического элемента 9.1 НЕ, выходом соединенного с входом логического элемента 10.1 ИЛИ, В зависимости от состояния старшего разряда, кода адреса

0 блока памяти происходит появление сигнала на выходе логического элемента 11Л ИЛИ либо на выходе логического элемента 15.1 ИЛИ, которые выходами соединены с первыми входами соответствующих логических

5 элементов 11.1 и 14,1 И. При наличии разрешающего сигнала на вторых входах этих элементов происходит выработка сигналов на выходе одного из соответствующих логических элементов 11.1 или 14.1 И, выходами

0 соединенных с первыми входами логических элементов 12.1 и 13.1 ИЛИ, которые выходами связаны соответственно с первым и вторым выходами дополнительного блока 8.1 управления, что вызывает подклю5 чение вторых шинных входов к выходным шинам соответствующего блока 4,1 либо 4.N+1 мультиплексоров. Далее информация продвигается по кольцу аналогично при выполнении операции Запись, достигает того Блока 5 сравнения, в котором происходит

сравнение кода адреса блока памяти с его порядковым номером, открывает соответствующие ДШУ и подключает соответствующий процессор 1.1 по входу соответствующего блока 7 памяти для чте- ния данных.

Блок 16 управления на каждом такте вырабатывает сигналы управления для одновременного доступа к блокам 7 памяти четырем процессорам 1 с соответствующи- ми номерами К. К+М. К+2М, К+ЗМ (М вычис- ляется из наличия N подключенных процессоров М N/4, К - 1-М). В течение отведенного такта времени каждый из четырех процессоров с номерами К, К+М, К+2М, К+ЗМ Производит запись-чтение из соответствующих блоков памяти, которые заранее закреплены за каждым из них. Изменяя с каждым тактом порядковый номер К от 1 до М, блок 16 управления обеспечивает за М тактов доступ к блокам 7 памяти N процессорам. Интервал времени, равный М тактов, совмещают с минимальным временем обращения каждого процессора к общей памяти, что позволяет осуществить доступ к общей памяти N процессорам на данном интервале времени.

Устройство устраняет последовательный процесс копирования данных в связанное с ним ограничение при использовании прототипа в системах реального времени, заменяя его одновременным копированием данных в блоки памяти при записи данных всеми процессорами. В предлагаемой системе расширение технологических возмож- ностей достигается за счет одновременного доступа к памяти всех процессоров в режиме записи-чтения и одновременного выполнения операции копирования и операцией запись.

Фор м-у л а изобретен и-я

Устройство доступа к общей памяти, содержащее первую группу мультиплексоров и блок синхронизации, отличающееся тем, что, с.целью повышения быстродейст- вия путем обеспечения параллельного доступа к блокам памяти, в него введены три группы двунаправленных коммутаторов, две группы блоков сравнения, две группы элементов ИЛИ, группа блоков управления коммутацией и вторая группа мультиплексоров, причем 1-й выход блока синхронизации (,.... N, где N - количество блоков памяти), соединен с первым входом 1-го блока управления коммутацией группы и управля- ющим входом 1-го двунаправленного коммутатора первой группы, входы переключения направления 1-го блока управления коммутацией группы и 1-го двунаправленного коммутатора первой группы подключены к i-му

входу записи-чтения устройства. 1-е нходы записи-чтения, адреса, обращения к пзмпти устройства и информационный вход-выход устройства соединены соответственно с информационными входами с первого по третий, вход-выход i-ro двунаправленного коммутатора первой группы, и с первого по третий выходы подключены к информационным входам с первого по третий и информа- ционнымвходам-выходам1-х

мультиплексоров первой и второй трупп, причем третий вход i-ro блока управления коммутацией группы соединен с выходом 1-го двунаправленного коммутатора первой группы, четвертый вход i-ro блока управления коммутацией группы подключен к выходу 1-го блока сравнения первой группы, пятый вход 1-го блока управления коммутацией соединен с выходом 1-го блока сравнения второй группы, первый и второй выходы 1-го блока управления коммутацией группы подключены к управляющим входам i-ых мультиплексоров первой и второй групп, выходы 1-х блоков сравнения первой и второй групп элементов ИЛИ, первые входы 1-х блоков сравнения подключены к выходу 1-го мультиплексора, причем первый вход 1-го блока сравнения первой группы соединен с выходом (1-1)-го мультиплексора первой группы, первый вход 1-го блока сравнения второй группы подключен к выходу (i-M)-ro мультиплексора второй группы, первый вход первого блока сравнения первой группы соединен с выходом 1-го блока сравнения второй группы и подключен к выходу первого мультиплексора второй группы, информационные входы с первого по третий t-x двунаправленных коммутаторов второй и третьей групп подключены соответственно к выходам с первого по третий и информационным входам-выходам (Ы)-х и (i+1)-x мультиплексоров первой и второй групп,с первого по третий информационные входы первого двунаправленного коммутатора второй группы подключены к первому по третий выходам 1-го мультиплексора первой группы, информационные входы с первого по третий 1-го двунаправленного коммутатора третьей группы соединены с выходами с первого по третий первого мультиплексора второй группы, выходы с первого по третий и информационные входы-выходы 1-х двунаправленных коммутаторов второй и третьей групп подключены соответственно к t-м выходам записи-чтения, адресным выходам, выходу обращения к памяти и соответственно к 1-м информационным входам-выходам устройства, причем вторые входы 1-х элементов ИЛ И из первой и второй групп соединены с первыми выходами соответсТвующих (i-1)-x и (i+1)-x мультиплексоров соответственно первой и второй групп, второй вход первого элемента ИЛИ первой группы подключен к выходу N-ro мультиплексора первой группы, второй вход N-ro элемента ИЛИ из второй группы элементов ИЛИ соединен с выходом первого мультиплексоре второй группы, выходы 1-х элементов ИЛИ первой и второй групп подключены к управляющим входам соответствующих 1-х двунаправленных коммутаторов соответственно второй и третьей групп, входы переключения направления которых соединены соответственно с первыми выходами соответствующих ()-1)-х и (1+1)-х мультиплексоров первой и второй групп, вход первого двунаправленного коммутатора второй группы пШключен к выходу N-ro мультиплексора первой группы, вход N-ro двунаправленного коммутатора третьей группы двунаправленных коммутаторов соединены с выходом первого мультиплексора второй

группы, вторые входы с первого по третий N-x мультиплексоров первой и второй групп подключены к выходам с первого по третий соответственно (М)-го и (1+1)-го мультиплексоров первой и второй групп, вторые

входы первого мультиплексора первой группы соединены с выходами N-ro мультиплексора первой группы, вторые входы N-ro мультиплексора второй группы подключены к соответствующим выходам первого мультиплексора второй группы мультиплексоров, вторые входы блоков сравнения первой и второй групп подключены к входам задания настроечных кодов устройства.