Цифровой анализатор сигнала Советский патент 1993 года по МПК G06F15/332 

сл G

Изобретение относится к средствам вычислительной техники и может найти применение в цифровых системах обработки информации различного назначения. Целью изобретения является повышение точности. Сущность изобретения состоит в том, что в Известное устройство анализа сигналов содержащее три блока памяти, блок управления, два умножителя, делитель, квадратор, блок извлечения квадратного корня, два накапливающих сумматора и аналого-цифровой преобразователь, введены четвертый блок памяти, три блока элементов ИЛИ и сумматор. 1 ил.

00

со о ск оэ чэ

СА)

Изобретение относится к средствам вычислительной техники и может найти применение в системах обработки информации различного назначения.

Целью изобретения является повышение точности анализа сигнала.

Сущность изобретения состоит в том, что устройство содержит с первого по четвертый блоки 2,6,12,14 памяти, три сумматора 4. 10, 11, два умножителя 8, 13, делитель 16, квадратор 9, блок извлечения квадратного корня 15, три блока элементов ИЛИ 3,5, 7 и блок 17 управления.

Отличительными признаками от прототипа является введение четвертого блока памяти, трех элементов 1/гЛИ и сумматора 4, что позволяет осуществлять декорреляцию обрабатываемых отрезков реализацией сигнала в каждом цикле работы устройства.

На фиг. 1 представлена функциональная схема анализатора.

Принцип действия устройства состоит в следующем. Из последующего на вход сигнала f(t) последовательно Формируются отрезки реализацией ft , f2 , ... длиной в N точек каждая, из которых по модифицированной процедуре Г рама-Шмидта рекурен- тно вырабатывается система ортогональных функций р, рь,... .Для образования из этих реализаций ортогональных компонент fi far последовательно (в каждом такте образования очередной ортогональной функции р) декоррелируется таким образом, что. на каждом шаге при образовании текущей ортогональной базисной функции tfk+i(tp) из всех реализаций fkWkVP),.... ) р 1,..., N устраняется их составляющая, пропорциональная 0k(tp) и образуются реализации г k-И некоррелированные c.H(ti),.... 0k(tp):

fi()(tp)-C..k y(tp), где корреляционный коэффициент равен

.Ј ЛР) pk(tp) . р 1

„при это

i(k(T.e.

верхним и нижним индексом) нормируется на множитель

()

р 1 .

и, таким образом, формируется очередная ортогональная функция

(tp) - fk+itk4l)(tp) CfcM r, P 1,..., N Изобретение иллюстрируется следующим примером выполнения. Блоки 2, 6, 12, 14 памяти - это оперативные запоминающие устройства, выполненные в виде адресной памяти с произвольным обращением. Блок

C.k

Пои этом ортогональная составляющая fk-и (т.е. составляющая с совпадающими

15 извлечения квадратного корня реализован по авторскому свидетельству № 1015377 (МКИ G 06 F 7/552).

Блок 17 управления решен на принципах построения типового блока микропрограммного управления. Другие блоки устройства-умножители, сумматоры, делитель и др. выполнены стандартным образом на типовых интегральных микросхемах,

° В блоке 2.хранятся отсчеты f(tp) реализаций входного сигнала, в блоке 12 - отсчеты ортонормированной базисной системы 1(tp), а в блоке б - отсчеты декоррелирован- ных сигналов

5 fk(l)(tp),- CM #(tp); р 1,.... N

в блоке 14 запоминаются коэффициенты

су.. - ,:. -; ;

Аналого-цифровой преобразователь 1 осуществляет квантование входного сигна0 па x(t) с интервалом At квантования и на его выходе образуются отсчеты r (tp), tp - кратно величине At, р 1,.... N.

Блок 8 производит умножение входных отсчетов r {tp) на значения pi(tp), блок 10

5 осуществляет их суммирование, и на выходе блока 14 памяти образуются коэффициенты разложения ;

Ck,i i fk(M)(tP) (tp).

0Р

которые запоминаются блоком 14.

Второй умножитель 13 реализует умножение коэффициентов СУна значения базисных функций i(tp) в точках ti, .... tN, так 5 что на его выходе образуются величины Ck1 (tp)Ck.k-1 k-1(tp).

Второй сумматор 4 осуществляет операции вычитания fk (ti)-- Cic.k-1 fft-i(tp). Значения этого сигнала хранятся в блоке 0 памяти 6.

В блоке 9 производится квадрирование k2(ti), .... pk2(tN). блок 11 образует сумму

5

0

5

1

Р 1

pk. (tp), а блок 15 извлекает квадратный

корень.

Блок 17 управления формирует тактовые сигналы синхронизации, сигналы управления (запись/считывание) блоки памяти, а также генерирует адреса для этих блоков.

Весь состав блоков устройства разбивается на 3 группы: 1ая - блоки вычисления коэффициентов спектра: первый блок памяти 2, первый элемент 5 ИЛИ, первый умножитель 8, первый сумматор 10, третий блок памяти 12; 2ая - блоки нормировки (вычисление среднеквадратической погрешности: квадратор 9, сумматор 11, блок извлечения

корня 15, делитель 16; и Зя группа -блоки определения текущих реализаций fiAtp). Формула изобретения

Цифровой анализатор сигнала, содер- жащий три блока памяти, блок управления, два умножителя, делитель, квадратор, блок извлечения квадратного корня, первый и второй накапливающие сумматоры и аналого-цифровой преобразователь, выход кото- рого подключен к информационному входу первого блока памяти, выход первого умножителя - к информационному входу первого накапливающего сумматора, выход которого подключен к информационному входу второго блока памяти, первый выход которого является информационным выходом анализатора, информационным входом которого является информационный вход аналого-цифрового преобразователя, тактовый вход которого подключен к первому тактовому выходу блока управления, второй- восьмой тактовые выходы которого подключены к-тактовым входам соответственно первого и второго умножителей, пер- вого и второго накапливающих сумматоров, квадратора, блока извлечения квадратного корня и делителя, выход которого подключен к информационному входу третьего блока памяти, первый и второй выходы которого подключены к первым информационным входам соответственно первого и второго умножителей, выход квадратора - к информационному входу второго накапливающего сумматора, выход которого под- ключей к информационному входу блока извлечения квадратного корня, выход которого подключен к первому информационному входу делителя, первый, второй и третий адресные выходы блока управления подключены к адресным входам соответственно первого, второго и третьего блоков памяти, входы управления записью-считыванием которых подключены соответственно к первому, второму и третьему управляющим выходам блока управления, о т л и ч а ю щ и и с я тем, что, с целью повышения точности, в него введены четвертый блок памяти, три блока элементов ИЛИ и сумматор, первый выход которого подключен к первому входу первого блока элементов ИЛИ. выход которого подключен к информационному входу квадратора, второй выход второго блока памяти подключен к второму информационному входу второго умножителя, выход которого подключен к первому информационному входу сумматора, второй выход которого подключен к информационному входу четвертого блока памяти, первый-четвертый выходы которого подключены соответственно к второму информационному входу делителя, второму входу первого, первым входом второго и третьего блоков элементов ИЛИ..первый и второй выходы первого блока памяти подключены к вторым входам соответственно второго и третьего блоков элементов ИЛИ, выходы которых подключены к вторым информационным входам соответственно первого умножителя и сумматора, тактовый вход которого подключен к девятому тактовому выходу блока управления, четвертые адресный и управляющий выходы которого подключены соответственно к адресному входу и входу управления записью-считыванием четвертого блока памяти.