Устройство для обмена информацией между персональной ЭВМ и управляющим вычислительным комплексом Советский патент 1993 года по МПК G06F13/00 

Изобретение относится к вычислительной технике, в частности к устройствам сопряжения двух ЭВМ.

Цель изобретения - расширение функциональных возможностей за счет обеспечения двустороннего обмена двух- ЭВМ с разными интерфейсами как словами, так и порциями информации разной длиньи и повышение быстродействия.

На фиг. 1 представлена электрическая структурная схема устройства для обмена информацией между ПЭВМ и УВК; на фиг.2 - электрическая функциональная схема группы элементов И; на фиг.З - электрическая функциональная схема формирователя

сигналов; на фиг.4 - электрическая функциональная схема блока захвата; на фиг.5 - электрическая функциональная схема блока выдачи сигналов; на фиг.б - эпектрическая функциональная схема блоков приемопередатчиков; на фиг.7 - электрическая функциональная схема регистра состояний; на фиг.8 - электрическая функциональная схема блока переключения.

Устройство содержит магистраль М 1 (со стороны ПЭВМ), магистраль М 2 (со стороны УВК), первый блок приемопередатчиков 3, первый дешифратор адреса 4, блок 5 (группу) элементов И, первый элемент ИЛИ б, буферный регистр 7, блок 8 дешифраторов.

00

ы00

00

юЈ

сх

первый счетчик 9 байтов, блок 10 мультиплексоров, формирователь 11 сигналов, оперативное запоминающее устройство (ОЗУ) 12, регистр 13 состояния, блок 14 захвата устройства, блок 15 переключения, второй счетчик 16, элемент И 17, третий счетчик 18, второй элемент ИЛИ 19. блок 20 сравнения, элемент задержки 21, второй блок приемопередатчиков 22, второй дешифратор 23 адреса, блок 24 выдачи сигналов, вход 25 начальной установки.

На чертеже (фиг.1) показаны со стороны магистрали М 1 (ПЭВМ) группа линий (входы-выходы) данных (Д) 26, группа линий-выходов адреса (А) 27, выход сигнала разрешения адреса (строба адреса) 28, выход сигнала записи (Зп.1) 29, выход сигнала чтения (Чт.1) 30, вход сигнала прерывания (Прер,1) 31 и выход сигнала сброса (сброс 1) 32 - пятый пыход блока 5.

Со стороны магистрали М2 (УВК) устройство содержит группу линий (входы-выходы) данных 33, группу линий (выходов) адреса 34, выход сигнала записи (Зп.2) 35, выход сигнала чтения (Чт.2) 36, выход сигнала строба адреса (ВДЩ)37, выход сигнала сброса (сброс 2) и вход сигнала прерывания (Прер.2)38.

На фиг.2 блок 5 (группа) элементов И 5 содержит элемент ИЛИ 39 и пять трехвходо- вых элементов И 40-44 соответственно.

На фиг.3 формирователь 11 сигналов со- .держит первый (двухвходовый) элемент ИЛИ 45, второй (четырехвходовый) элемент ИЛИ 46 и одновибратор 47.

На фиг.4 блок 14 захвата содержит первый и второй элементы И.48, 49, элемент ИЛИ 50, первый и второй Д-триггеры 51 и 52, первый и второй электронные ключи с тремя состояниями 53, 54.

На фиг.5 блок 24 выдачи сигналов содержит первый и второй Д-триггеры 55, 56, первый элемент ИЛИ 57, пять элементов И 58-62 соответственно, третий Д-триггер 63, элемент НЕ 64, шестой элемент И 65 и второй элемент ИЛИ 66.

На фиг.6 - блоки приемопередатчиков 3 и 22 содержат каждый первый - четвертый приемопередающий элементы 67-70 соответственно (это для блока 3, а для блока 22 вместо двух элементов 69 и 70 будет 16 приемопередающих элементов) и два элемента НЕ 71, 72.

На фиг.7 - регистр состояний 13 содержит элемент ИЛИ 73, элемент ИЛИ-НЕ 74, два Д-триггера 75. 76 и два элемента коммутации (элементы И) 77, 78.

На фиг.8-блок переключения 15 содержит четыре элемента переключения 79-82 и два элемента НЕ 83, 84.

Входы-выходы данных блока 3 подключены к линиям данных магистрали М 1, адресные линии которой подключены к входам блока 4, единичные линии строба адреса,

записи и чтения - и первому, второму и третьему входам соответственно блока 5, линия прерывания - к первому выходу блока 13. Первые входы блока 3 подключены к выходам блока 10, вторые - к выходам бло0 ков 13, 14 им первым входам блока 22. первые выходы - и входы данных блока 7, вторые - к входам блоков 13, 14 и выходам блока 22, а первый и второй входы управления - к выходам блока 4 и входам блока 5.

5 Первый и второй выходы блока 5 подключены соответственно к первому и второму входам блоков 13 и 14, а третий и четвертый - к первому и второму входам блоков 6 и 8, пятый выход (сброса)- к входам

0 обнуления блокрв 9 и 16, а шестой - к третьему входу управления блока 3.

Счетный вход блока 9 подключен к выходу блока 60 а выходы - к адресным входам блока 10 и третьему и четвертому входам

5 блока 8. Первые выходы (записи) и вторые выходы (чтения) блока 8 подключены соответственно к входам записи и чтения блока 7, выходы которого подключены к информационным входам блока 12 и вторым выходам

0 блока 22, Выходы блока 12 подключены к информационным входам блока 10 и вторым входам блока 22.

Первый и второй входы блока 11 подключены соответственно к последнему вы5 ходу первый группы (записи) и первому выходу второй группы (чтения) блока 8, а первый и второй выходы - к соответствующим входам блока 12, адресные входы которого подключены к выходам блока 15.

0

Первые адресные входы блока 15 подключены к первым входам блока 20 и к выходам блока 16, вторые - к вторым входам блока 20 и выходам блока 18, а первый и

5 второй входы управления - к соответствующим выходам блока 14. Счетный вход блока 16.подключен к последнему из выходов блока 9, Выход блока 20 подключен непосредственно и через блок 21 к входам блока 17,

0 выход которого соединен с пятым входом блока 13.

Первый и второй выходы блока 24 подключены соответственно к третьему и четвертому входам блоков 13 и 14, третий и

5 четвертый выходы - к соответствующим входам блока 11 и входам блока 19, выход которого подключен к счетному входу блока 18. : Пятый выход блока 24 подключен к входу обнуления блока 18, а шестой к третьему входу управления блока 22.

Выходы блока 23 подключены к входам блока 24, первый и второй входы которого подключены соответственно к управляющим входам блока 22.

Входы-выходы блока 22 подключены к магистрали М2 и входам блока 23. Одиночные линии записи, чтения и строба адреса М 2 подключены соответственно к первому, второму и третьему входам блока 24, а линии прерывания - к второму выходу блока 13.

Вход начальной установки подключен к пятому входу блока 14, шестому входу блока 13 и четвертому входу блока 24.

Устройство, его элементы и блоки могут быть выполнены на ТТЛ микросхемах, например. К155. К533, К541. К589 серий.

Блоки 3,22 - например, на микросхемах К589 АП16, К155ЛН для согласования по полярности сигналов управления.

Дешифраторы 14, 23 - на микросхемах К155ИДЗи К155ЛН1.

Блок 5 - на К155ЛА4 и К155ЛН1.

Элементы 6,19 - на элементах К155ЛР1 ИК155ЛН1.

Регистр 7 - например, на микросхемах К155ТМ7, содержит 32 разряда. Служит для преобразования форматов. .

Блок 8 - на микросхемах К155ИДА и К155ЛН1.

Счетчики 9, 16 и 18 - на микросхемах К155ИЕ5или К155ИЕ7.

Блок 10 - на микросхемах К155КП2, подключенных параллельно так. чтобы, например, по входам слово из 32 разрядов (4 байта) пропускалось на выходы (8 разрядов) за 4 такта.

Формирователь 11 - на элементах К155ДР1. К155ДН1. К155АГ1 с резистором и конденсатором для время задающей цепи.

ОЗУ 12 - на 8-ми микросхемах К541РУ2, которые составляют, например, объем памяти (1024x4) х 8 бит. т. е. 4 к байта.

Регистр 13 выполнен на микросхемах К155ТМ2, К155ЛР1 ИК155ЛН1.

Блок 14 захвата выполнен, например, нэ элементах микросхем К155ЛИ1, К155ТМ2. К155ЛР1. К155ЛН1 и К155ЛПЗ.

Блок 15 - на микросхемах К155ЛП10 - буферных элементах, выходы которых по- разрядно объединены и являются выходами блока, а входы образуют две группы адресных входов, управляемых сигналами управления, подаваемыми через элементы К155ЛН1 с выходов блока 14.

Элемент 17 - на элементе К155ЛИ1.

Блок 20-на К533СП1 и К155ЛИ1 с двумя дешифраторами нулевых состояний, построенных нэ К155ЛРЗ, которые запрещают сравнение нулевых состояний.

Элемент 21 - на элементе задержки. Это. например, цель последовательно подключенных элементов К155ЛН1 с параллельно подключенным конденсатором.

Блок 24 выполнен на микросхемах К155ЛН1. К155ТМ2, К155ЛИ1 и К155ЛР1.

Устройство работает следующим образом. При включении напряжения питания на вход 25 устройства автоматически формируется сигнал начальной установки (НУ), который подается на блоки 13, 14 и 24,

Обмен информацией (данными) между ПЭВМ и УВК осуществляется по инициативе и очередности любой из сторон.

Если первой проявила инициативу ПЭВМ, то она захватывает устройство следующим образом.

ПЭВМ выставляет адрес для блока 4, формирует сигнал Зп.1 по линии 29 в блок 5, который выдает сигнал записи в блок захвата 14 (фиг.4), на информационные входы которого по линиям данных 26 (фиг. 1) через блок 3 подается в соответствующем разряде сигнал логической единицы. В результате с выхода триггера 51 (фиг.4) формируется сигнал логической единицы, что означает наличие захвата или занятости устройства для обмена.

Затем ПЭВМ проверяет результат, для чего она выставляет снова адрес, но формирует сигнал Чт.1 по линии 30 в блок 5. С помощью сигналов, формируемых блоком 4 на блок 3 на магистраль М 1 по линиям данных 26 подключаются выходы блоков 13 и 14.

С выхода блока 5 на вход блоков 13 и 14 выдается сигнал чтения, по которому открываются ключи в этих блоках для прохождения сигналов с выходов блоков 13 и 14 на магистраль М 1 через блок 3.

Если в результате чтения ПЭВМ обнаружит в соответствующем разряде сигнал логического нуля, то это значит, что ей захватить устройство не удалось и оно уже захвачено УВК. В этом случае ПЭВМ производит захват устройства при получении сиг- нала логической единицы.

Если ПЭВМ осуществила захват, то в результате1 этого сигнал, формируемый с инверсного выхода триггера 51 (фиг.4) блокирует запись в этот триггер. Теперь, если УВК- обратится к блоку 14 для занятия устройства, то обнаружит, что устройство уже захвачено и УВК не может захватить его до его освобождения (снятия захвата) ПЭВМ.

После занятия устройства ПЭВМ выставляет другой адрес для блока 4 и формирует сигнал Зп.1 по линии 29 в блок 5, который выдает сигнал сброса по линии 32 на входы обнуления счетчиков 9 и 16.

Затем со стороны магистрали М 1 от ПЭВМ выставляет следующий адрес, по которому с помощью блока 4 прокладывается блок 3 для передачи данных с М 1 по линиям 26 через блок 3 в буферный регистр 7, а с его выходов далее в ОЗУ 12. Регистр 7 позволяет записать слово одной длины, а считать другой (см.фиг. 1).

Передача информации осуществляется побайтно. При этом по каждому сигналу записи, выдаваемому с М 1 по линии 29 в блок 5, с выхода последнего на входы блоков 6 и 8 формируется сигнал записи. Блок 8 с помощью элемента ИЛИ 6 и счетчика 9 выделяет вначале первый, потом второй, третий и четвертый сигналы записи, которые передаются в порядке их поступления с М 1 на соответствующие входы записи буферного регистра 7. Таким образом при выдаче со стороны М 1 четырех байтов информации и четырех сигналов записи в буферном регистра будет записано слово из 4-х байтов. Последний (четвертый) сигнал записи поступает на формирователь 11 (фиг.З), который формирует для ОЗУ 12 сигналы режима записи и выбора кристалла (ВК), с помощью которых четырехбайтное слово записывается в ОЗУ 12 (фиг.1). Затем таким же образом после выдачи каждых четырех байтов с М 1 в ОЗУ 12 записывается следующее четырехбайтное слово и т.д. В первом слове указывается для УВК длина или объем передаваемой информации.

По окончании записи в ОЗУ 12 информации ПЭВМ снова обращается в блокам 13 и 14. В регистре 13 устанавливается в состояние логической единицы триггер 76 (фиг.7) и это означает, что информация для УВК готова. В блоке 14 снимается захват магистрали путем установки по информационному входу соответствующего триггера 51 (фиг.4) блока 14 в нулевое состояние по команде с ПЭВМ. Одновременно с выхода 2 блока 13 выдается по линии 38 в магистраль М 2 для УВК сигнал прерывания (Прер.2).

Адресация ОЗУ при записи в него информации (или чтения) от ПЭВМ осуществляется с помощью счетчика 16 и блока 15 (см.фиг.8) изменение кода адреса происходит по каждому четвертому импульсу записи или чтения с выхода счетчика 9.

Управляющий сигнал чтения для ОЗУ 12 формируется по каждому первому импульсу чтения, формирующему с выхода блока 8 через блок 11, а сигнал записи по каждому четвертому сигналу Зп. 1.

УВК, получив сигнал прерывания (или прочитав состояние блоков 13, 14) и обработав его, начинает процедуру обращения к ОЗУ 12. Для этого со стороны магистрали М

2, которая является мультиплексированной системой магистралью сигналов адреса и данных (сигналы управления передаются по отдельным линиям), выдается код адреса по

линии 34, стробируемый сигналом ВДЩ по линии 37. Дешифратор 23 декодирует адрес и выдает на блок 24 сигналы, по которым последний подготавливается для приема с магистрали М 2 сигналов управления

0 Зп.2 и Чт.2 по линиям 35 и 36 соответственно.

С магистрали М 2 на блок по линии 35 (фиг.1) выдается сигнал записи (Зп.2), по которому блок 24 (с помощью триггера 55

5 (фиг.5) формирует сигнал записи информации в регистр состояния 13 и блок захвата 14 (фиг.1).

По окончании процесса записи логической единицы в блок 14, УВК произведя за0 тем чтение блока 14 убеждается в том, что устройство им захвачено, то есть, что триггер 52 (фиг.4) установлен в состояние логической единицы.

Затем с помощью блоков 23 и 24 форми5 руется сигнал сброса (Сброс 2) с выхода 5 блока 24 для обнуления счетчика 18.

Далее УВК может, считывать (или записывать) информацию из ОЗУ 12 (фиг.1) вдвух режимах: пословное считывание или по0 блочное. При пословном считывании информации из ОЗУ 12 с магистрали М 2 на блок 23 выдается один соответствующий адрес, а при поблочном - другой. В первом случае с помощью дешифратора 23 в блоке 24 уста5 навливается в единичное состояние триггер 56 (фиг.5), который затем обнуляется при адресации УВК к другому устройству, например, своей внутренней памяти. Во втором случае устанавливается в единичное

0 состояние триггер 63, который устанавливается в это состояние при выдаче от УВК соответствующего кода адреса, сопровождаемого сигналом - стробом ВДЩ.

И в том и другом случае с помощью

5 блока 24 (фиг.1) формируются сигналы чтения (записи) ОЗУ, по которым формирователь 11 (фиг.З) выдает соответствующие сигналы в ОЗУ 12. При этом при чтении ОЗУ 12 входов 2 к М 2 с выходов ОЗУ 12, а при

0 записи - наоборот от М 2 на выходы 2 блока. 22 (фиг.6) к входам ОЗУ 12 (фиг,1).

По каждому сигналу чтения Чт.2 (или записи Зп.2), выданному блоком 24 через элемент ИЛИ 19 на счетный вход счетчика

5 18, последний изменяет код адреса.

Состояние счетчиков 16 и 18 сравнивается в блоке 20. В результате сравнения с выхода блока 20 через элементы 21, 17, которые служат для защиты от ложного сраба- тывания в моменты переключения,

формируется сигнал сброса на вход 6 блока 13.

Триггеры в блоке 13 обнуляются и сигнал Прерывания (Прер.2) на линии 38 снимается, что дает возможность УВК. не затрэчи- в|ая своих ресурсов, определить конец блока или порции данных, считанных из ОЗУ 12. $то позволяет записывать и считывать информацию переменного объема (длины информационного блока).

Если есть необходимость в передаче инормации от УВК в ПЭВМ, го состояние блока захвата не изменяется, начинается Дались данных любой длины, но не более максимально допустимой для хранения в ОЗУ 12. Запись информации может осуществляться также в двух режимах: пословно или поблочно. По окончании записи данных в ОЗУ 12 (или при отсутствии необходимо- |ти записи в ОЗУ) УВК снова обращается к флокам 13 и 14 и осуществляет снятие (или Захват) а блоке 14. Если УВ К записал информацию в ОЗУ 12, то в регистре 13 устанавливается соответствующий триггер 75 (|фиг.7) в состояние логической единицы. Этот сигнал передается с выхода 1 блока 13 по линии 31 (фиг. 1) на магистраль М 1 для (ПЭВМ. Затем процедура обмена информационной между ПЭВМ и УВК повторяется.

Формула изобретения

1. Устройство для обмена информацией межлу персональной ЭВМ и управляющим вычислительным комплексом (УВК), содержащее первый и второй дешифраторы адреса, входы которых подключены к адресным шинам соответственно ЭВМ и УВК, блок Элементов И, первый, второй и третий входы Которого подключены к шинам управления $ВМ, а группа входов - к выходам первого дешифратора, первый элемент ИЛИ, буферный регистр, первый счетчик, блок памяти, блок магистрали захвата, первый вход которого подключен к первому выходу блока Элементов И, элемент И, о т л и ч а ю щ е е- f я тем, что в него введены первый и второй блоки приемопередатчиков, блок дешифраторов, блок мультиплексоров, формирователь сигналов, регистр состояния, блок Переключения, второй и третий счетчики, блок сравнения, элемент задержки, второй Элемент ИЛИ и блок выдачи сигналов, причем информационные входы - выходы первого блока приемопередатчиков подключены к шинам данных ЭВМ, первая группа выходов - к информационным входам буферного регистра, вторая группа вы- одов - к информационным входам регистра состояния и блока захвата магистрали и первой группе выходов второго блока приемрпередатчиков. первая группа входов

- к выходам блока мультиплексоров, вторая группа входов - к выходам регистра состояния, блока захвата магистрали и первой группе входов второго блока приемопере5 датчиков, первый и второй входы управления - к выходам первого дешифратора адрес, а третий вход управления - к второму выходу блока элементов И, первый выход которого подключен к первому входу ре-ги0 стра состояния, третий выход подключен к вторым входам регистра состояния и блока захвата, а четвертый и пятый выходы соответственно к первым и вторым входам первого элемента ИЛИ и блока дешифраторов,

5 первая группа выходов которого подключена к группе входов записи буферного регистра, а вторая группа выходов - к группе входов чтения буферного регистра, выходы которого подключены к информационным

0 входам блока памяти и второй группе выходов второго блока приемо-передатчиков, счетный вход первого счетчика подключен к выходу первого элемента ИЛИ, вход сброса

- к шестому выходу блока элементов И и к

5 входу сброса второго счетчика, первый и второй выходы первого счетчика соединены соответственно с третьим и четвертым входами блока дешифраторов и входами управления блока мультиплексоров, входы

0 данных которого и вторая группа входов второго блока приемо-передатчиков подключены к выходам блока памяти, входы управления которого подключены к выходам формирователя сигналов, первый и вто5 рой входы которого подключены к соответствующим выходам первой и второй групп выходов блока дешифраторов, первый выход регистра состояния является выходом прерывания ЭВМ устройства, второй

0 выход-выходом прерывания УЕ К устройства, третий и четвертый входы регистра состояния подключены к одноименным входам блока захвата магистрали и первому и второму выходам блока выдачи сигналов,

5 третий и четвертый выходы которого подключены соответственно к третьему и четвертому входам формирователя сигналов и к первому и второму входам второго элемента ИЛИ, группа входов блока выдачи сигна0 лов подключена к выходам второго дешифратора адреса и первому и второму входам управления второго блока приемопередатчиков, первый, второй и третий входы блока выдачи сигналов подключены к

5 шинам записи, чтения и строба адреса УВК, четвертый вход -к пятым входам блока за-: хвата магистрали и регистра состояния и является входом начальной установки устройства, группа выходов блока переключения подключена к адресным входам блока

памяти, входы управления - к первому и второму выходам блока захвата магистрали, первая группа входов - к выходам второго счетчика и первой группе входов блока сравнения, а вторая группа входов - к выходам третьего счетчика и второй группе входов блока сравнения, выход которого подключен непосредственно и через элемент задержки к входам элемента И, выход которого соединен с шестым входом регистра состояния, выход последнего разряда первого счетчика подключен к счетному входу второго счетчика, выход второго элемента ИЛИ соединен со счетным входом третьего счетчика, вход сброса которого подключен к пятому выходу блока выдачи сигналов, адресно-информационные шины УВК подключены к входам-выходам второго блока приемо-передатчиков.

2, Устройство по п.1, о т л и ч а ю щ е е- с я тем, что блок захвата магистрали содержит первый и второй элементы И. элемент ИЛИ, первый и второй Д-триггеры, первый и второй электронные ключи с тремя состояниями, причем первые входы первого и второго элементов И являются соответственно первым и вторым входами записи блока, информационные входы обоих триггеровявляются,информационными входами блока, входы элемента ИЛИ - первым и вторым входами чтения блока, входы сброса обоих триггеров - пятым входом блока, прямой выход первого триггера - первым выходом блока и подключен к первому входу первого ключа, выход которого является первым выходом блока, прямой выход второго триггера является вторым выходом блока и подключен к первому входу второго

ключа, выход которого является вторым выходом блока, выход первого элемента И подключен к входу синхронизации первого триггера, инверсный выход которого подключен к второму входу второго элемента И,

выход которого подключен к входу синхронизации второго триггера, инверсный выход которого подключен к второму входу первого элемента И, а выход элемента ИЛИ - к второму входу каждого ключа.

u вых.г

I &

СП

со

со со со

Изобретение относится к вычислительной технике, в частности к устройствам сопряжения двух ЭВМ. Устройство позволяет расширить функциональные возможности, а именно обеспечивает двусторонний обмен информацией в асинхронном режиме по инициативе любой из сторон, обеспечивает взаимодействие двух ЭВМ с различными интерфейсами, байтами и словами и произвольной длины блоком данных, кроме того, позволяет увеличить быстродействие за счет автоматической установки признака готовности устройства по окончании считывания информации и обеспечения возможности обмена аналогично режиму прямого доступа. Устройство содержит два блока приемопередатчиков, два дешифратора адреса, группу элементов И, два элемента. ИЛИ, буферный регистр, блок дешифраторов, три счетчика, блок мультиплексоров, формирователь сигналов, регистр состояния, блок памяти, блок захвата магистрали, блок переключения, элемент И. блок сравнения, элемент задержки, блок выдачи сигналов, 1 з.п. ф-лы, 8 ил.

I

-ч OT

1

I

/vpoxnff

CvJ

it