Процессор ввода-вывода Советский патент 1993 года по МПК G06F13/00 

Изобретение относится к вычислительной технике и может быть использовано при проектировании многопроцессорных вычислительных комплексов высокой произво- дительности с разветвленной сетью внешних устройств.

Известен процессор ввода-вывода, содержащий блок управления, арифметический блок, блок регистров, блоки обмена, регистры, коммутаторы.

Однако данное устройство характеризуется недостаточной гибкостью и эффективностью.

Наиболее близок к предлагаемому по технической сущности процессор ввода-вывода, содержащий арифметико-логическое

устройство, локальное запоминающее устройство, регистры выдачи и приема, входной и выходной коммутаторы, блоки обмена, блок управления, выходы которого подключены к соответствующим управляющим входамрегистра выдачи, арифметико-логического устройства, локального запоминающего устройства и регистра приема, первый выход которого соединен с первым информационным входом локального запоминающего устройства, первый выход которого подключен- к информационному входу арифметико-логического устройства, первый выход которого соединен с первым командно-информационным входом регистра выдачи, второй

чэ

3

ю ю

со

мандно-информационный вход которого подключен к второму выходу локального запоминающего устройства, первый и второй выходы регистра выдачи соединены соответственное первым командно-информаци- онным входом входного коммутатора и входом задания команд боков обмена, первый и второй командные входы регистра приема подключены соответственно к третьим выходам блоков обмена и выходно- го коммутатора, второй выход которого подключен к информационному входу блоков обмена, первый выход которого подключен к второму командно-информационному входу входного коммутатора, вход-выход бло- ков является входом-выходом устройства для подключения внешних устройств.

Недостатком известного устройства является его ограниченная производительность, обусловленная тем, что темп передачи данных с оперативной памятью в режиме обмена с внешними устройствами определяется темпом обмена внешних устройств. Ограниченные функциональные возможности не позволяют процессору вво- да-вывода без потери производительности расширить число обрабатывающих модулей.

Целью изобретения является повышение производительности и расширение функциональных возможностей за счет обеспечения перезапуска обмена при сбоях, .

Поставленная цель достигается тем, что в процессор ввода-вывода, содержащий арифметико-логическое устройство, локальное запоминающее устройство, регистры приема и выдачи, входной коммутатор, выходной демультиплексор, блоки обмена, блок управления, первый, второй, третий и четвертый выходы которого подключены к соответствующим управляющим входам регистра выдачи, арифметико-логического устройства, локального запоминающего устройства и регистра приема, первый вы- ход которого соединен с первым информа- ционным входом локального запоминающего устройства, первый выход которого подключен к информационному входу арифметико-логического устройства, выход которого соединен с командно-информационным входом блока управления, причем командно-информационный вход регистра выдачи подключен к второму выходу локального запоминающего устройства, пер- вый и второй регистры выдачи соединены со- ответственнос первым командно-информационным входом входного коммутатора и входом задания команд блоков обмена, первый и второй командные

входы регистра приема подключены соответственно к третьим выходам блоков обмена и выходного демультиплексора, второй выход которого подключен к информационному входу блоков обмена, первый выход которого подключен к второму командно- информационному входу входного коммутатора, вход-выход блоков обмена является входом-выходом устройства для подключения внешних устройств, введены блок приоритета, входной и два выходных регистра, линия задержки, входной демультиплексор данных и команд, дешифратор команд, формирователь команд, память указателей границ, первая и вторая буферные памяти, дополнительный выходной демультиплексор, причем вход блока приоритета подключен к управляющему выходу регистра приема, выход блока приоритета соединен с адресным входом блока управления, пятый выход которого подключен к управляющему входу входного регистра, информационный вход которого подключен к третьему выходу регистра выдачи, выход входного регистра соединен с первыми информационными входами, памяти указателей границ и второй буферной памяти, входом дешифратора команд, первый выход которого соединен с первым входом первого выходного регистра, второй выход дешифратора команд соединен с управляющим входом входного демультиплексорз данных и команд, командно-информационный вход которого является входом устройства от центрального процессора, второй вход памяти указателей границ соединен с первым выходом формирователя команд, второй выход которого через второй выходной регистр подключен к третьему входу входного коммутатора, выход которого подключен к выходу первой буферной памяти, выход которой соединён с входом выходного демультиплексора, третий выход которого соединен с входом линии задержки, первый и второй выходы которой подключены к информационному входу формирователякоманд и первому командно-информационному входу второй буферной памяти, третий вход которой соединен с выходом входного демультиплексора данных и команд, второй выход которого соединен с командными входами формирователя команд и памяти указателей границ, первый выход которой подключен к информационному входу первого выходного регистра, командный вход которого соединен с первым выходом второй буферной памяти, второй выход которой соединен с информационным входом второго выходного регистра, выход первого выходного регистра

подключен к третьему входу регистра приема, второй выход памяти указателей границ соединен с вторым информационным входом формирователя команд, третий выход второй буферной памяти соединен с входом дополнительного выходного де- мультиплексора, выход которого является выходом устройства к центральному процессору.

Сущность изобретения заключается в том, что в состав процессора ввода-вывода введено устройство связи с центральными процессорами (СКВ), включающее в себя входной регистр, линию задержки, входной демультиплексор данных и команд, дешифратор команд, формирователь команд, память указателей границ, буферную память, выходные регистры, дополнительный выходной демультиплексор, которое дало возможность совместить передачу данных в оперативную память параллельное работой блока обмена и уменьшить количество запросов в центральную память за информацией по управлению устройствами, а также сократить время управляющих воздействий со стороны внешних устройств, что значительно повысило производительность процессора ввода-вывода; введена буферная память процессора ввода-вывода, которая дала возможность перенести управляющую информацию (карту работ) в процессор ввода-вывода, что привело к расширению функциональных возможностей; повышению самостоятельности, обеспечению перезапуска обменов при сбоях, оптимизации при обращении к устройствам, улучшению характеристик работы процессора ввода-вывода за счет сглаживания пиковых нагрузок со стороны внешних устройств.

На фиг.1 представлена блок-схема процессора ввода-вывода (ПВВ); на фиг.2 -схема арифметико-логического устройства; на фиг.З - схема блока управления; на фиг.4 - схема формирователя команды; на фиг.5 - формат команды.

Процессор ввода-вывода содержит арифметико-логическое устройство (АЛУ) 1, локальное запоминающее устройство (ПЗУ) 2. блок 3 приоритета, регистра 4 и 5 выдачи и прима соответственно, блок 6 управления, входной коммутатор 7, выходной демультиплексор 8, входной регистр 9, линию задержки 10, входной демультиплексор 11 данных и команд, дешифратор 12 команд, формирователь 13 команд, память 14 указателей границ, буферную память 15, блоки 16 обмена, выходные регистры 17 и 18, дополнительный выходной демультиплексор 19. буферную память 20 процессора ввода-вывода, шины 21-1, 21-2 выдачи адресов и

данных, шины 22-1 - 22-5 управления для регистра 4 выдачи. АЛУ 1, ЛЗУ 2, регистра 5 приема, входного регистра 9, шины 23-1 -23-3 команд из блоков 16 обмена, выход5 кого демультиплексорз 8, выходного регистра 17, шины 24-1, 24-2 выхода регистра 5 приема, шины 25-1, 25-2 выдачи результатов операций из Л ЗУ 2. шину 26 результатов операций АЛУ 1, шину 27-1 выдачи данных

0 и адресов во входной коммутатор 7, шину 27-2 выдачи команд в блоки 16 обмена, шину 27 -3 выдачи данных и команд во входной регистр 9, шины 28-1, 28-2 дешифрации команд, шины 29-1, 29-2 выхода памяти 14

5 указателей границ, шины 30-1 - 30-3 выхода входных регистров 9. 10 и входного де- мультиплексора 11 данных и команд, шины

31-1 -31-3 выборки данных и команд, шину

32-1 выборки данных, шину 32-2 выборки

0 команд, шины 33-1/33-2 выдачи адресов и данных.

Арифметико-логическое устройство содержит сумматор 34, коммутаторы 35. 36, 37, сдвигатель 38, выделитель поля (ВДП)

5 39, шифратор 40, входные регистры 41, 42, промежуточный регистр 43 сумматора, выходной регистр 44 сумматора, регистр 45 шифратора, свертку 46, 47 по четности, шины 48-1, 48-2 приема данных, шины 49-1 0 49-3 приема данных.

Блок 6 управления содержит управляющую память 50, узел 51 управления приемом адреса, счетчик 52 адреса, коммутатор 53, регистр 54 адреса возврата, выходной

5 регистр 55, шину 56 управления, шину 57 адреса возврата, шину 58-1 управления счетчиком адреса, шину 58-2 управления коммутатором, шину 59-3 управления регистром адреса возврата.

0 Формирователь 13 команды содержит блок 59 приоритета, входной коммутатор 60, буфер константы, регистр 62, дешифратор 63 номера секции, регистр 64, сумматор 65. регистр адреса 66. регистр количества 67,

5 выходной коммутатор 68.

Блоки, входящие в состав процессора ввода-вывода (фиг.1), имеют следующие входы и выходы; арифметико-логическое ус0 тройство (АЛУ) 1 - управляющий вход (шина 22-2), информационный вход (шина 25-1), выход (шина 26), локальное запоминающее устройство (Л ЗУ) 2 -управляющий вход (шина 22-3), первый информационный вход(ши5 рина 24-1), второй информационный вход (шина 26), первый выход (шина 25-1), второй выход (шина 25-2), блок 3 приоритета - информационный вход (шина 24-2), выход в блок 6 управления, регистр 4 выдачи - управляющий вход (шина 22-1), командно-информационный вход (шина 25-2), три

выхода (шины 27-1 - 27-3), регистр 5 приема - три командных входа (шины 23-1 23-3), управляющий вход (шина 22-4), первый выход (шина 24-1), второй выход (шина

24-2), блок 6 управления - адресный вход из блока приоритета 3, информационный вход (шина 26), пять выходов (шины 22-1 - 22-5), входной коммутатор 7 - три командно-информационных входа (шины 21-1, 27-1 и шина из выходного регистра 13), выход в буферную память 20, выходной демультиплексор 8 - информационный вход из буферной памяти 20, первый выход (шина 23-2), второй выход (шина 33-1), третий выход (шина 33-2), входной регистр 9 - информационный вход (шина 27-3), управляющий вход (шина 22-5), выход (шина 30-1), линия задержки 10-информационный вход (шина 33-1), первый выход (шина 30-2), второй выход в формирователь 13 команд, входной демультиплексор 11 данных и команд - командно-информационный вход из центрального процессора, управляющий вход (шина 28-2), первый выход (шина 30-3), второй выход в память 14 указателей границ, дешифратор 12 команд - информационный вход (шина 30-1), первый еыход (шина 28-1), второй выход (шина 28-2), формирователь 13 команд - информационный вход из линии задержки 10, командный вход из входного демультигшексора данных и команд, два выхода (шина 32-1, 32-2), память 14 указателей границ - информационный вход (шина 30-1), командный вход из входного демультиплексора данных и команд, информационный вход (шина 32-1), два выхода (29-1, 29-2), буферная память 15- информационный вход (шина 30-1), первый командно-информационный вход (шина 30-2), второй командно-информационный вход (шина 30- 3), три выхода (шина 31-1 - 31-3), блоки 16 обмена - информационный вход (шина 33- 2), вход команд (шина 27-2), командно-информационный вход-выход с внешними устройствами (шина 21-2), выход (шина 23- 1), выход (шина 21-1), выходной регистр 17 - первый командный вход (шина 28-1), информационный вход (шина 29-1), второй командный вход (шина 31-1), выход (шина 23-3), выходной регистр 18 - командный вход (шина 32-2), информационный вход (шина 31-2), выход во входной коммутатор 7, дополнительный выходной демультиплексор 19 - командно-информационный вход (шина 31-3), выход в центральный процессор, буферная память 20 - командно-информационный вход из входного коммутатора 7, выход в выходной демультиплексор 8.

Входной демультиплексор 11 данных и команд соединен командно-информационным входом с выходом центрального процессора и управляющим входом с

соответствующим выходом дешифратора 12 команд. Командный выход входного демультиплексора 11 данных и команд соединен с соответствующими входами памяти 14 указателей границ и формирователя 13 команд.

0 Выход демультиплексора 11 соединен с вторым командно-информационным входом буферной памяти 15. Первый командно-информационный вход буферной памяти 15 соединен с выходом входного регистра 10.

5 Выход входного регистра 9 подключен к информационным входам памяти 14 указателей границ, дешифратора 12 команд и буферной памяти 15. Выход буферной памяти 15 соединен с вторым командным входом.

0 выходного регистра 17. Информационный выход буферной памяти 15 соединен с входом выходного регистра 18. Командно-информационный, выход буферной памяти 15 соединен с входом дополнительного выход5 ного демультиплексора 19. Выход дополнительного выходного демультиплексора 19 подключен к командно-информационному входу центрального процессора. Информационный вход входного регмстра 9 подклю0 чен к выходу регистра 4 выдачи, Управляющий вход входного регистра 9 подключен к выходу блока 6 управления. Адресный вход блока 6 управления соединен с выходом блока 3 приоритета. Управля5 ющий вход блока 3 приоритета подключен к выходу регистра 5 приема. Информационный выход регистра 5 приема соединен с входом локального запоминающего устройства (ЛЗУ) 2. Управляющий вход регистра 5

0 приема подключен к выходу блока 6 управления, Управляющий вход ЛЗУ 2 подключен к выходу блока 6 управления. Информационный вход Л ЗУ 2 подключен к выходу арифметико-логического устройства (АЛУ)1.

5 Информационный выход ЛЗУ 2 соединен с входом АЛУ 1. Управляющий вход АЛУ 1 подключен к выходу блока 6 управления, Командно-информационный вход регистра 4 выдачи подключен к выходу ЛЗУ 2. Управ0 ляюш,ий вход регистра 4 выдачи подключен к выходу блока 6 управления. Командно-информационный вход регистра 4 выдачи соединен с первым соответствующим входом входного коммутатора 7. Командный выход

5 регистра 4 соединен с входом блоков 16 обмена. Информационный вход входного регистра 10 подключен к выходу выходного демультиплексора 8. Информационный выход входного регистра 10 соединен с первым информационным входом

формирователя 13 команд. Второй информационный вход формирователя 13 команд подключен к второму выходу памяти 14 указателей границ. Командный вход выходного регистра 18 подключен к выходу формирователя 13 команд. Второй информационный вход памяти 14 указателей границ подключен к выходу формирователя 13 команд. Первый информационный выход памяти 14 указателей границ соединен с входом выходного регистра 17. Командный вход выходного регистра 1.7 подключен к выходу дешифратора 12 команд. Первый командный вход регистра 5 приема подключен к выходу блоков 16 обмена. Второй командный вход регистра 5 приема подключен к выходу выходного демультиплексора 8. Командный вход регистра 5 приема подключен к выходу выходного регистра 17. Второй командно-информационный вход входного коммутатора 7 соединен с выходом блоков 16 обмена. Третий командно-информационный вход входного коммутатора 7 подключен к выходу выходного регистра 18. Командно-информационный вход буферной памяти 20 подключен к выходу входного коммутатора 7. Информационный вход выходного демультиплексора 8 подключен к буферной памяти 20. Информационный вход блоков обмена 16 подключен к выходу выходного демультиплексора 8. Вход-выход блоков 16 обмена соединен с входом-выходом внешних устройств. Управляющий вход АЛУ 1 (фиг.2), соединенный с выходом блока 6 управления, подключен к входам коммутаторов 35-37, сдвигателя 38, выделителя 39, регистров 41-45. Информационный вход АЛУ 1, соединенный с выходом Л ЗУ 2, подключен к входам коммутаторов 36, 37. Информационный выход коммутатора 36 соединен с входом регистра 41. Информационный выход регистра 41 соединен с входом шифратора 40. входом сдвигателя 38, первым информационным входом сумматора 34. Информационный выход коммутатора 37 соединен с входом регистра 42. Выход регистра 42 соединен с вторым информационным входом сумматора 34. Информационный выход сумматора 34 соединен с входом регистра сумматора 43, вторым информационным входом коммутатора 35. Информационный выход регистра 43 сумматора соединен с третьим входом коммутатора 35. Информационный выход сдвигателя 38 соединен с входом выделителя 39. Информационный выход выделителя 39 соединен с первым информационным входом коммутатора 35. Информационный выход коммутатора 35 соединен с входом свертки 47 по четности, входом выходного регистра

44 сумматора, входом коммутатора 36, входом коммутатора 37. Информационный выход свертки 47 по четности соединен с входом выходного регистра 44 сумматора. 5 Информационный выход шифратора 40 соединен с входом регистра 45 шифратора и входом свертки 46 по четности. Информационный выход свертки 46 по четности соединен с входом регистра 45 шифратора.

0 Информационный выход регистра 45 шифратора соединен с выходом регистра 44 сумматора, входом ЛЗУ 2, входом блока 6 управления, соединенным с входом узла 51 управления приемом адреса, входом комму5 татора 53. Адресный выход из блока 3 приоритета подключен к входу узла 51, управления приемом адреса и входу коммутатора 53. Первый управляющий выход узла 51 управления соединен с входом счетчика

0 52 адреса. Второй управляющий выход узла 51 управления соединен с входом коммутатора 53. Третий управляющий выход узла 51 управления соединен с входом 54 адреса возврата. Информационный выход комму5 татора 53 соединен с входом счетчика 52 адреса. Адресный выход счетчика 52 адреса соединен с входом управляющей памяти 50. Информационный выход управляющей памяти 50 соединен с входом выходного реги0- стра 55. Первый управляющий выход регистра 55 соединен с входом узла 51 управления. Информационный выход выходного регистра 55 подключен к входу регистра 54 адреса возврата. Третий управ5 ляющий выход выходного регистра 55 соединен с входом регистра 4. Четвертый управляющий выход регистра 55 соединен с входом АЛУ 1. Пятый управляющий выход регистра 55 соединен с входом ЛЗУ 2. Шес0 той управляющий выход регистра 55 соединен с входом регистра 5. Седьмой управляющий выход регистра 55 соединен с входом регистра 9. Управляющий выход демультиплексора 11 данных и команд, под- .

5 ключенный к формирователю 13 (фиг.4), соединен с блоком 59 приоритета, входным коммутатором 60, регистрами 62, 64, 66, 67, сумматором 65, выходным коммутатором 68. Информационный выход памяти 14 ука0 зателя границ соединен с входом входного коммутатора 60, Информационный выход входного регистра 10 соединен с входным коммутатором 60 буферной памяти 20. Адресный выход входного коммутатора 60 со5 единен с входами регистров 62, 64 и дешифратора номера секции 63. Адресный выход дешифратора 63 соединен с входом буфера 61 константы. Информационный выход буфера 61 константы соединен с вхо- дом регистра 64. Информационный выход

регистра 64 соединен с сумматором 65, Информационный выход регистра 62 соединен с сумматором 65. Информационный выход сумматора 65 подключен к регистрам 66 и 67 адреса и количества. Информационный выход регистра 67 количества подключен к входу выходного коммутатора 68. Адресный выход регистра 66 адреса подключен к.входу выходного коммутатора 68.

Для выполнения команд ввода-вывода ЦП строит очередь заявок на обмен, содержащую одно или несколько требований на ввод-вывод (БВВ). В требовании на обмен указываются все данные, необходимые для запуска обмена. Информация обмена БВВ состоит из нескольких слов: команды БВВ, дескриптора обмена (ДО), описывающего буфер обмена в оперативной памяти ЦП, слова обмена (СО), определяющего режим работы канала, слова периферийного устройства (СПУ), в котором указан номер устройства в канале и операция внешнего устройства, дескриптор результата (ДР) и дескриптор результата (ДРУ) уточненный - слова, которые заполняются после окончания обмена. . :

Вся оперативная работа с внешними устройствами происходит внутри ПВВ без вмешательства центрального процессора.

Для организации обмена по заявкам от ЦП и сообщений о результатах обменов во внутренней памяти -20 ПВВ операционная . система формирует карту работ, основными элементами которой являются: массивы БВВ, принимаемые от ЦП (МБВВ); очереди БВВ к внешнему устройству (ОБВУ); буфера данных для обмена с внешними устройствами (ВУ); массивы ДР для выдачи в ЦП (МДР); таблица устройств и очереди (ТУСО).

Каждому из элементов карты работы операционная система выделяет фиксированную область в памяти 20; границы в этих областях задаются указателями начальной и конечной границ.

Работа с элементами карты работ осуществляется через указатели, причем указатели очередей ВВВ к внешнему устройству и буферов данных для обмена в ВУ хранятся в самой буферной памяти 20, в таблице устройств и очередей (ТУСО); указатели остальных элементов карты работ находятся в памяти 14 указателей границ.

Память 14 указателей границ содержит 4 независимых области: память границ БВВР; память таблиц Зп/сч; память границ дескрипторов результата; память команд.

Память выполнена на основании многопортового регистрового ЗУ, в качестве которого можно использовать многопортовое

регистровое ЗУ - WTL 1066 (Япония) или устройство патенту США № 4817051, кл. G 11 С 8/00, 1987.

Буферная память 20 выполнена на многопортовом регистровом ЗУ.

Буферная память 20 выполнена на элементах 565РУ7 емкостью 256 кбит. Общий объем памяти - 96 Мбайт, Временная диаграмма управления памятью 20 зашита в постоянном запоминающем устройстве, расположенном в памяти 20, которое считывается цикличеси, выдавая с каждым тактом стробы управления памятью. При организации буферной памяти 20 использован принцип совмещения .шин данных и адреса, широко используемый в отчественных ЭВМ (Электроника 60, 85, НЦ-80-01, Д).

В процессоре принята единая система синхронизации, цепи синхронизации не показаны.

Работа ПВВ начинается с установки в исходное состояние по связи ЦП-ПВВ. В ПВВ можно условно выделить несколько этапов выполнения заявки на обмен: загрузка регистров и памяти ПВВ; запуск устройства; завешение обмена и пересылка дескриптора обмена в оперативную память ЦП.

Первый этап начинается с прерывания

от центрального процессора, после того как в оперативной памяти ЦП сформирован очередной квант командной информации.

По полученному прерыванию в блоке 11

формируется команда считать БАК (базовый адрес команды) и через буферную память 15 и дополнительный выходной демультиплек- сор 19 передается в ЦП. В центральном процессоре сбрасывается прерывание и вместе

с ПТВ в ПВВ передается считанное из ОП слово, в котором может находиться либо однословная команда, либо команда-указатель на массив командных слов. Если пришедшее слово - отдельная команда, то она

передается в память 14 указателей границ, и о наличии этой команды с выходного регистра 17 сообщается в регистр приема 5; в случае, когда на входной демультиплексор данных и команд 11 придет команда-указатель для считывания массива командных слов, формируется ответная команда считать блоки ввода-вывода (БВВ). Эта команда через буферную память 15 и дополнительный выходной демультиплексор 19 передается в ЦП. После получения команды считать БВВ ЦП начнет перекачку БВВ в память 20 ПВВ, причем адрес КЕШ в ПВВ будет вычислен из содержимого памяти 14 указателей границ. Перекачка данных в память 20 будет производиться через буферную память 15, выходной регистр 18, входной коммутатор 7.

Обращение в буферную память 20 начинается с выдачи запроса в память с признаком команды. Формат команды указан на фиг.5. В команде выдается код операции памяти, размер передаваемого массива и начальный адрес памяти.

В блоке 7 при получении признака команды блокируется работа схемы приоритета, устанавливается триггер работы памяти и шифруется код номера запросчика, прошедшего схему приоритета. По переднему фронту триггера работы устанавливаются счетчики размера и адреса и выдается в буферную память 20 код операции работы с памятью. Номер запросчика через буферную память 20 транспортируется в блок 8 для коммутации выхода.

Если пришла операция записи, то в блоке 7 формируется ПТВ К-сигнал подтвержде- ния команды, который через буферную память 20, блок 8 передается в блок 11 и затем в блок 13. После этого начинается непосредственно запись массива. Данные сопровождаются признаком ДАН. По приему данных модифицируются адрес и размер и формируется строб записи, которые передаются в буферную память 20, По исчерпании счетчика размера сбрасывается триггер работы и обнуляются счетчики. Рзрешается работа схемы приоритета и прием новых запросов. Данные и команды в блок 7 передаются по одним и тем же шинам, но с разными признаками. При получении операции чтения ПТВ К не выдается, но номер запросчика формируется и передается аналогично операции записи. Данные, считанные из памяти 20, также сопровождаются полнотой. Формат слова из блока 8 показан на фиг.5.

Сумматор количества передаваемых данных находится в формователе 13 команды. Команда для памяти 20 состоит из кода операции, начального адреса и количества слов. Очередность обращения к памяти определяется блоком приоритета 59. Начальный адрес через входной коммутатор 60 пересылается в регистр 62 и на дешифратор 63-номер секции. В зависимости от номера секции выбирается константа из буфера 61 и записывается в регистр 64. Буфер 61 константы служит для хранения констант корректировки адреса. Буфер представляет собой постоянную память, адрес считывания которой определяется стробом дешифратора 63 номера секции. Операнды с регистров 62 и 64 поступают на сумматор 65, новый адрес через регистр 66 адреса и выходной коммутатор идет на исполнение

в регистр КЕШ и память границ для хранения текущего значения. После перекачки заданного количества слов корректируются указатели на свободную область памяти 20 5 и записываются в память указателей границ 14. На этом загрузка БВВ в память 20 зака чивается. В регистр прерываний устанавливается единица, и с выходного регистра 17 прерывание транслируется в устройство

0 управления обменами (УПО), состоящее из АЛУ 1, ЛЗУ 2, блока приоритета 3, регистра выдачи 4, регистра приема 5, блока управления 6, на регистр 5 приема и далее на блок 3 приоритета. Блок 3 приоритета может

5 быть выполнен на элементах К555ИВ1 или других, выполняющих функций шифратора приоритетов.

Прерывание от tKB, если нет прерываний более высокого приоритета и УПО не

0 занято отработкой какого-либо режима, поступает в виде адреса на блок управления 6, который формирует управляющие воздействия для отработки данного прерывания. На арифметико-логическом устройстве 1 фор5 мируется команда для считывания регистра прерывания СКВ, хранящего в памяти 14 указателей границ. Для этого команда поступает на входной регистр 9 СКВ, затем на дешифратор 12 команд, и по адресу, указан0 ному в команде, из памяти 14 указателей границ на выходной регистр 17 считывается регистр прерываний. Через регистр приема 5 прерываний записывается в локальное запоминающее устройство 2, и затем на АЛУ

5 1 начинается его обработка.

По шинам 25-1 входные данные поступают из ЛЗУ 2 на входные регистры 41, 42 через коммутаторы 36, 37. Для выполнения циклических операций предусмотрена воз0. можность подавать на регистры 41, 42 данные с коммутатора 35. Сумматор 34 предоставляет собой арифметико-логическое устройство, выполняющее операции, аналогичные выполняемым микросхемой

5 100 ИП 181.

Для хранения промежуточных результатов вычислений предусмотрен регистр 43.

Регистр 44 служит для приема результатов вычислений. По шине 26 выходные дан0 ные поступают на другие узлы устройства. На выходе шифратора 40 находится двоичный номер старшей единицы полуслова, на- ходящегоея на регистре 41. Для организации работы по.приоритетному

5 принципу предусмотрена подача выходных сигналов шифратора 40 на управляющие входы выделителя поля 39.

ВДП 39 служит для маскирования группы разрядов в 32-разрядном поле.

При упр: 0 - 4: - нижняя граница поля;

упр: 5-9: - ворхняя граница поля.

ВДП 39 имеет 32 информационных вхоа (от 38), 14 управляющих входов (22-2) и 2 информационных выхода.

Управляющие входы подразделяются на группы:

упр: 0 - 4: - первые 5 входов;

упр: 5 -9: - вторые 5 входов;

упр 10

упр 11 - управление формированием

выходных разрядов

упр 12

упр 13

В регистре прерываний могут находиться следующие признаки:

1. В СКВ принята команда для УПО.

2. Массив БВВ загружен в память 20.

Если эта команда для УПО, то блок управления б формирует последовательность управляющих сигналов для запроса этой команды из памяти 14 указателей границ СКВ и, получив ее, приступает к выполнению.

Выход ВДП зависит от управляющих сигналов.упр 10-13, а также маски, которая формируется по определенному закону.

В зависимости от значения групп сигналов упр: 0-4: и упр: 5-9: образуется два 32-разрядных слова А и В по формуле:

если номер разряда слова А меньше значения упр; 0-4: то есть этот разряд О, иначе он равен 1;

если номер разряда слова В меньше или равен значению упр: 5-9: то есть этот разряд 1, иначе он равен 0.

Из слов А и В сложением по модулю 2 формируется 32-разрядная маска.

Выход ВДП формируется по следующей формуле: выход: - маска х (упр 13 + вход х упр 11) +масках (вход х упр 12 + упр 10).

Блок 6 управления содержит специализированную память для хранения стробов, называемую управляющей памятью (50).

Стробы управления считываются по командам, задаваемым на счетчик 52 адреса, через входной коммутатор 53 адреса. Считанное из памяти слово стробов управления поступает на выходной регистр 55. В этом слове указывается, какие управляющие узлы надо открыть, какие операции следует выполнить в АЛУ 1, в ЛЗУ 2, на входных-выходных регистрах.

Часть поля слова управления, занятая под адрес безусловного перехода, на коммутатор адреса поступает при возврате из подпрограммы - адрес возврата 54. Узел 51 управления премом адреса формирует управляющие сигналы для запуска счетчика 52 адреса, управления коммутатором 53 и регистром 54 возврата адреса.

Узел 51 управления запускается из АЛУ и блока 3 или сигналами из слова стробов шины 56 управления и осуществляет загрузку счетчика 52 адресча (режим загрузки) и

установку режима счета (режим +1). На вход узла 51 поступают по шине 26 из АЛУ 1 результаты счета (, , « 0 и т.п.) и блокировки из блока 3 приоритета.

На выходе узла 51 возникают выходные

0 сигналы 58-1 (режим загрузки, когда результат счета по шине 56 равен 1 или есть стробы блокировки, иначе режим -Н), сигналы 58-2 (в отсутствие блокировок из блока 3 на 58-2 подается часть стробов 560, сиг5 налы 58-3 1 при наличии 1 на шине 56. В ПВВ используются следующие одиночные команды: установить ПВВ в начальное состояние; установить канал в начальное состояние; остановить ПВВ, ка0 нал; запись в регистры ПВВ; ста рт ПВВ, канала,устройства.

Если в регистре прерываний установлен признак, что массив БВВ в КЕШ, УПО запрашивает в СКВ указатели из памяти 14 указа5 телей границ.

В указателей содержится информация о массиве БВВ в память 20: начальный и конечный адрес; размер массива.

На АЛУ 1 формируется запрос по чте0 нию БВВ из памяти 20 в ЛЗУ 2 управления обменами.

Второй этап - запуск устройства. Для этого в ЛЗУ 2 считается элемент таблицы устройств и очередей. Из БВВ фор5 мируются команды запуска канала и устройства УСК (управляющее слово канала) и СПУ (слово периферийного устройства). Блок 6 управления по шине связи с каналом ввода- вывода передает УСК и СПУ в канал. Если

0 канал не занят другими работами,например отработкой внимания от устройства, он запускает устройство на обмен.

Третий этап - окончание обмена и пересылка ДР в цП.

5 После завершения обмена в канале формируется дескриптор, в котором указывается результат работы канала. Канал выставляет запрос на передачу дескриптора и, если в УПО нет работ с более высоким при0 оритетом, он через блок 3 приоритета в виде адреса транслируется в блок управления для запуска временной диаграммы завершения обмена.

УПО, получив дескриптор обмена из ка5 нала, анализирует его и, если есть сбой, повторяет запуск устройства. Если сбоя не было, ДР записывается в БВВ, В памяти 14 указателей границ хранятся указатели на массивы ДР в память 20 ПВВ. С этими указателями работают УПО и СКВ, Считав эти

указатели , в ЛЗУ 2 УПО формирует адрес записи БВВ с ДР в память 20 и затем прерывает СКВ. СКВ, получив прерывание, устанавливает связь с ЦП и перекачивает массив БВВ с ДР в память ЦП. Таким образом, завершается цикл от формирования запроса на данные в памяти ЦП до получения результата обмена.

Введение новых узлов СКВ и буферной памяти 20 позволило совместить работу каналов обмена с передачей данных в память ЦП. Значительно уменьшилось количество

обращений за служебной информацией в память ЦП, так как карта работ ПВВ полностью перенесена в память 20. Появилась возможность перезапуска обменов, прошедших со сбоем вмешательства ЦП.

Изобретение относится к вычислительной технике и может быть использовано в многопроцессорных вычислительных комплексах высокой производительности с разветвленной сетью внешних устройств. Целью изобретения является повышение производительности процессора и расширение функциональных возможностей за счет обеспечения перезапуска обмена при сбоях. Для этого в процессор, содержащий арифметико-логическое устройство, локальное запоминающее устройство, регистр выдачи, регистр приема, входной коммутатор, первый выходной демультиплексор, группу блоков обмена и блок управления, введены блок приоритета, входной регистр, два выходных регистра, элемент задержки, входной демультиплексор данных и команд, дешифратор команд, формирователь команд, блок памяти указателей границ, первый и второй блоки буферной памяти и второй выходной демультиплексор. 3 з.п.ф- лы, 5 ил. ел с

Формула изобретения 1. Процессор ввода-вывода, содержащий арифметико-логическое устройство, локальное запоминающее устройство, регистр выдачи, регистр приема, входной коммутатор, первый выходной демультиплексор, группу блоков обмена и блок управления, первый, второй, третий и четвертый выходы которого подключены соответственно к входу синхронизации регистра выдачи, входу операции арифметико-логического устройства, входу режима логического запоминающего устройства и входу синхронизации регистра приема, первый выход которого соединен с первым информационным входом локального запоминающего устройства, первый выход которого подключен к информационному входу арифметико-логического устройства, выход которого соединен с входом операции блока управления, информационный вход регистра выдачи подключен к второму выходу локального запоминающего устройства, первый и второй выходы регистра выдачи соединены соответственно с первым информационным входом входного коммутатора и входом задания команд блоков обмена группы, первый и второй информационные входы регистра приема подключены соответственно к третьим выходам блоков обмена группы и первому выходу первого выходного демуль- типлексора, второй выход которого подключен к информационным входам блоков обмена группы, третий выход первого выходного демультиплексора подключен к второму информационному входу входного коммутатора, входы-выходы блоков обмена группы образуют вход-выход устройства для подключения к входам-выходам внешних устройств, отличающийся тем, что, с целью повышения производительности и расширения функциональных возможностей за счет обеспечения перезапуска обме- на при сбоях, в него введены блок приоритета, входной регистр, два выходных регистра, элемент задержки, входной демультиплексор данных и команд, дешифратор команд, формирователь команд, блок памяти указателей границ, первый и второй блоки буферной памяти и второй выходной демультиплексор. причем вход блока приоритета подключен к второму выходу регистра приема, выход блока приоритета соединен с адресным входом блока управления, пятый выход которого подключен к входу синхронизации входного регистра, информационный вход которого подключен к третьему выходу регистра выдачи, выход входного регистра соединен с первыми информационными входами блока памяти указателей границ и второго блока буферной памяти и входом дешифратора команд, первый выход которого соединен с первым информационным входом первого выходного регистра, второй выход дешифратора команд соединен с управляющим входом входного демультиплексора данных и команд, информационный вход которого является входом устройства для подключения к выходу центрального процессора, второй информационный вход блока памяти указателей границ соединен с первым выходом формирователя команд, второй выход которого через второй выходной регистр подключен к третьему информационному входу входного коммутатора, выход которого подключен к входу первого блока буферной памяти, выход которого соединен с входом первого выходного демультиплексора, третий выход которого соединен с входом элемента задержки, первый и второй выходы которого подключены к информационному входу формирователя команд и первому информационному входу второго блока буферной памяти, третий вход которого соединен с выходом входного демультиплексорз данных и команд, второй выход которого соединен с командными входами формирователя команд и блока памяти указателей границ, первый выход которого подключен к информационному входу первого выходного регистра, командный вход которого соединен с первым выходом второго блока буферной памяти, второй выход которого соединён с

информационным входом второго выходного регистра, выход первого выходного регистра подключен к третьему информационному входу регистра приема, второй выход блока памяти указателей границ соединен с вторым информационным входом формирователя команд, третий выход второго блока буферной памяти соединен с входом второго выходного демультиплексора, выход которого является выходом устройства для подключения к входу центрального процессора.

первому информационному входу третьего регистра адреса, второй информационный вход которого подключен к командному входу формирователя, выходы третьего регистра адреса и регистра количества соединены

соответственно с первыми и вторыми информационными входами выходного коммутатора, первый и второй выходы которого являются соответственно первым и вторым выходами формирователя.

Фи%.1

fiptam tjata, Йяйняггв I Ijmt 1 комакЛ

Форпаяг слова аз Ласкав

Редактор

Фиг.5

Составитель А, Бочаров Техред М.Моргентал

Фи 8.4

Корректор Н.Гунько