ПРИОРИТЕТНОЕ УСТРОЙСТВО ДЛЯ ВЫЧИСЛИТЕЛЬНОЙ СИСТЕМЫ С ОБЩИМ ПОЛЕМ ЗАПРОСОВ Советский патент 1970 года по МПК G06F9/50 G06F13/14 

Предлагаемое изобретение относится к цифpoBoii технике, в частности к оргаинзацни выпи ел птельиы.х систем.

Извеетиы ириоритетные устройства для вычислител1Л10й снетемы с обииш нолем занросов, содержанию ирнорнтетные ехемы, магазины 3aiipocoii и схемы анализа состояния блоков намяти.

Последовательны контрол1 заиросов в эшх системах приводит к потере времени иа аиализ заироеов и снижает эфс)ектнвнос|-ь исио/п.зования независим1 1х блоков намяти.

Предлагаемое устройство отличается тем. что оио содер/кит схему допуска, схе.му занросов, схему ава1)нй11ых занросов, схему срочных занросов, схему нормальных занросов. магазинное уетройство, состоявшее нз магазина запросов и ycTpoiicTBa уиравлення магазнном, счетчик тактов1)1Х снг11с;лов опроса и Служебный регистр. Выход магазниа запросов связан аварнйных запросов со схемой авари |ных заироеов н выходио Hiinioii aisapniuibix заиросов, ИННОЙ срочных запросов - со схемой срочпых заиросов и выходной niiiiioii срочных заиросов, а нормальиь1х запросов со схемой пормальных занросов. Входная HJHна абсолютных заиросов нодсоедннеиа к схемам аварийных, срочных н нормальных занросов и к выходной шине абсолютных занросов, входная шниа аварпйп1 1Х заиросов - к схеМам срочных н 1К)рмальных занросов и к выходноГ iinnie авариЙ1П)1х занросов, входная ишна срочпых заиросов - к схеме нормальных запросов и к выходной ншне срочных запросов. Вход схемы запросов подключен к выходам ехем авар11ни 1х. срочных н нормальных занросов. ее выход связан с выходными ншнамп 5аз)ен1сппя доступа н со входом схемы доступа, другой вход ехемы доступа подсоединен ко входноГ шине разреп1ення дссчлпа. схе.мы дос1:уна --- к стро1 1ству управ.чения магазнном занросов, одни выход служебного решстра соедннеп нипюй аоеолютных занроеов ycTpoiicTiia с выходпо иJннoй абсо.чютпых запросов, а другой его выход подключен иппюй передачп нрнорпгота к хстройсгву управления магазином )осов. Счетчнк снгна.юв опроса подсоедппсп к хстройствх унрав.чення мага.зппом занросов, входы ехем1з1 доступа и счетчика нодк;|ючен1,1 к OOHUIM пшпам тактовых (.нгпа.юв опроса.

Усгро1 |ство ог.шчается также тем. что в пем схемы доступа, запроса. авар1п |пых запросов, срочпых запросов н )мальг1ых занросов содержат одинаковое чнсло певзапмосвязанных разрядных ячеек, нрнчем входная ншна абсолютных запросов, соответствующая определенному блоку намяти, подсоединена чере.ч схемЕз «ИЛП и «ПЕ к схемам «П одноименного разряда схем аварийных, ерочных и нормальпых запросов, входная шина аварийного запроса подключена через схемы «ИЛИ п «НЕ к схемам «И однонмснно1о разряда схем срочних п 1 ормальн1;1х запросов, входная Н1нна срочного зан)оса подсо{ ип1епа через схемы «ИЛИ п «ПП к схеме «И данного разряда ехем1 1 110р.1альп1 г з; просол, второй вход схемы «И схемы aBapniiiioro запроса подключен к одпопмеппо пшне aisapinuibix запросов магазина запросов, irropoii вход схемы «И схемы срочных запросов нодсоедппен к шипе срочных запросов магазнна запросов, а второй вход схемы «И схемг. порма;п пых запросов - к ninne нормальпьгх запроеов магазина запросов. В| 1ходы всех ехем «И однонмеппых разрядов схе.м пормальпого, срочного н аварннного запросов подсоедннепы к схеме «ИЛИ однонмегпюго разряда схемы запросов, выход схемы «ИЛИ подключен к одноименной шнне запросов данного нрноритетпого устройства п к схеме «И OZUIOHMCHHOIO разряда схемы доступа. Второй схемы «И ехемы доетуна подсоедппен к одноименной Hinne тактовых С пч1алов опроса блоков намятн, а третий вход схемы «И схемы доступа - через «ИГ, --- к однонмешюГ входной шнне разренюпня доступа. Выход схемы «PI схе.мы доступа подключеп к одпонмепной шине онроса магазнна запросов, входы схемы «ИЛ11 каждого разряда схемы аварийных запросов связаны с однопмеппымн входными шипамп авар1п 1п 1Х заггросов н с miniaMn авари ипв1х занросов магаз-ина запросов. Br-iход схемы «Р1ЛИ подсоедппеп к )Г одпо1 шпне аварпйп1 1х занроеов. входы схемы «ИЛИ схемы срочных запросов подключены ко входной шпне срочных запросов п к innne ерочпв(х занроеов магазгша запросов. Выход схемы «ИЛИ схемв срочнз1Х запросов подсоедннен к ввгходной пшне срочных занроеов. выходы схем «ИЛМ каждо10 разряда ехемы нормальных занросо подключены к одноименным В1)1ходным шнна.лг абсо,ч1отн1)1Х занроеов и к пшне абсолютн1 1Х занросо с;1у/кебпого |)егистра.

Это позволяет пенрерывпо коптро;п1роваг1 текущие запросы п их нрио)нтеты. изменят) срочпоств занроеов, нсключ1Г1Ч1 lijnniHiie времепп разреп1еппя конфлнктов на пронзводнтелвноеть памяти, осуп|,еств; ятв одповремепное незавпспмое обрашенпе к каждому 6;ioi y памяти и CHirxponiioe oopanienne к отде.аьпым блокам памятп.

ycrpoiicTBo .можно иснользоват) в вычнслптельпой системе с o6ni.iiM полем запросов оперативной намят, состоян1е11 нз ix-8 устройств обработки ннформаннн (вычнслнтелп п устройства обмепа) п Р-И) незавнеп.11)Г б.чок-oi памяти. Для гибкого разрен1енпя коп(|), при обран1.еннп к отдсл) блокам па.мяш в систему вводят общее поле запросов, состоящее из отдельных приоритетных устройств, охваченных шинами разрещеиия доступа к каждому блоку памяти п шипам запросов разной стенеии срочноети. Каждое прпоритетпое устройство имеет постояпн1 п иозициоииын приоритет, он редел прноритетом устройства обработки, которое пспо.П)Зуст даппое ирпори|етиое ycTpoiiCTBO.

Иа (j)iir. 1 изображена блок-ехема нредлагасмо1Ч) прпорпКтпого стро1 1ства 15месте с магазиины.м устройство.м; па фпг. 2 --- временная дпаграм.ма его )аботы: па фиг. 3 -- нринпнннальная схема ycTpoficTisa без магазина .чанросов. служебного регистра и счетчика laK1овьгх сигиалог. онроса.

УстрО| 1ство содерж1гг схему / допуска, схе.му 2 запроеов, схему 3 аварийного нрноритета, схему 4 срочногс iipiiopirrcTa. схему 5 нор.мального приоритета, магазпп запросов 6, счетчик 7 тактоввгх епгналов опроса блоков памяти п служебный регистр 8.

Каждый регистр ма1азнна запросов устройства, содержанцп деп нфратор четырех младпнгх разрядов адреса, преобразует код адреса н no3inj.nonHijn i код номера б.лока, в который нропзводптся запрос (нснользуется прпннпп «расслоеппя памятп). Каждый региетр магаз1 1а содержпт разряд срочпостп запроса. Занрос в пде по1еннпала iiocTyiiaeT лнбо но Н1нне 9 аварпйньгх занроеов, либо но щине К) ерочных запросов, либо по Hiiuic // нор.малвп1,1х запросов па cxe.п,l 3, 4 п 5. Запрос па каждый блок памятп выдается но отдельной щппе.

Запросы нз прпор1ггетны устройств с более ппзкпм позппно1ппл.м п)порптето.м пс)стуна1от в 1И1де, апалопппю.м выходу магазппа запро ои но П1ннам 12 a6co,iioTin rx запросов. HJHпа.м 13 аварийных )сов п пшнам 14 нор.мальных занроеов.

Лбсо.; ютпые запросы запреп1ают выдачу заnpocoii ео схем 3, 4 н 5 па схему 2 для тех блоко.м памятп, па которые нрпше, абсолютный запрос. Лпалогнчпо занросы по Н1пне 13 запрепипот выдачу запросов, со схем 4 н 5 н с)очные запросы по пшпе 14 запренииот выдачу зан()осов со cxe.Miii 5. С.чужебный регпстр 6 выдает но ппше /5 ава|энйные запросы, прппадлежапию ;uiiniOMy нрпор1Г1етно.му устpoiiCTBy. С)ставп неся не зап|:1ен1.енны.мп запросы со схе.1 3-5 поетупают на o6ntyio схему 2 запросов.

Схема 2 запросов выдает в впде потепниаЛО1 с1п-па, запросов иа nniny 16 разрешепня доступа, где оии обьедпняются со входными С1н-паламп, ностуна1они1ми на схему / но шипе /7 разреп е1П1я доступа. Разреше1П1е на доступ в даппый 6:iOK памятп передается в виде отсутствия потенциала ио соответствующей ипше 17 гз ириоритетп1)ГХ устройств с более BiiicoKiiM позпппо1нп м прпоритетом. Таким образом, сигналы запросов данного нрноргггетHoio устройства, ноступающне но 16 в прпоритетпые устройства более ппзкого нозипнонного прпор1ггета, запрещают обращение к блокам памяти, запятым данным прпормтетпым устройством н устройствами с более выСхема / допуска сравнивает разрешенные занросы иа шине 17 н занропл на шине 18 на выходе схемы 2 и выдает но шине /9 сигнал, опроса .магазниа занросои 6, иривязаииые к определе11111 1м тактог5ым сигналам 21 опроса блоко1( намяти.

Адрес запроса ностунаст из устройства обработки (вычислител) нлн CTpoiicTBO обмеиа) но шине 21. Адрес ирииимается на один из нижних регистров магазина и но мере удонле ворения заиросо Г1еремеии1ется вверх. Г1р,и этом срочность запроса возрастает; занрос нереходит с шин нормального запроса иа иишь: срочного заироса и т. д. Номера риор1ггета (а зиачит и количество срочных и anapafiiHiix занросов, допустимых для данного ириоритег пого устройства) иередается служебным регистром 8 V, устройство уиравлеиия малазином занросов но шиие 22. Счетч1п 7 считает тактовые сигналы онроса блоко1з намити и выдаег код в устройство уиравлепия, где код схммируется с номером приоритета. При этом срочность заироса, ожидающего обраи;еиня, также увеличивается но времеии. Онрои1еииыГ адрес поступает в блок намяти но оби1ей адресной шиие 23.

Сигналы абсолютных занросов иа ипшах 15 объединяются с сигналами иа тиииах 12 и иоступают но выходным пшиам 24 иа ириорнтетиые устройства более высокого иозиииоииого приоритета. Аиалогпчпо сигналы ио ишпам 9 и 13 обт едиияются и иостуиают иа ип;иу 25, а сигналы ио шииам 10 и 14 иостуиаю па шину 26.

Сигналы абсолютных запросов (ипша /5) объедиияются с сигналами разрешеиия достуиа (шина 17 и епгиалами заироса (пиш.ч 18 п иостуиают па выходную innny 16 разрешсппя доступа для ириоритети1ях устройств более иизкого ИОЗИЦИОИИОГО ириорптета.

Времеппая диаграмма pa6oTi,i приоритетного устройства изображепа па фиг. 2. Как видно из диаграммы, иоследовательность удовлетворения запросов произвольна и появление аварийного заироса из ирноритетиого устройства более пнзкого нриоритета ирерывает удовлетвореиие запроеа даииого ириоритетиого устройства.

Приоритетиое yCTpoiicTBO (см. фиг. 3) состоит из К-16 пезавмсимых разрядов (по числу независимых блоков иамяти). и каждый разряд состоит из схем 27-30 «И, схем 31-37 «ИЛИ п схем 38-41 «ИП.

Схелга 27 «И и схема 38 «1Пл образуют разряд схемы доетуиа, схема 31 ««ИЛИ - разряд схемы заироса, схемы 32 и 35 «ИЛИ, схема 28 «И п схема .39 «ИЕ - разряд схемы аварийного запроса, схемы 33 п 36 «ИЛИ. схема 29 «И н схема 40 «ИЕ - разряд схемы срочного запроса, схемы 34 и 37 «ИЛИ. схема 41 «ИЕ и схема 30 «И - разряд схемы нормалыиз1х запросов.

Рассмотрим работу устройства па примере первого разряда.

Шша авариГ1иого , слответствуюииш блоку памяти Л 1, нодеоедииеиа к схемам 35--37 «ИЛИ ncpBoio разряда приоритетного стро1 |ства. Пыхо.т схемы 35 «ИЛИ иодсоедиисп через схему 39 «ИЕ ко схемы 28 «И, BTOpoii 1-5.ХОД KOTO|ioi соединеи е innnoii 9. 1-О(ггветстг 1ОИ1еГ1 заирос н б.юк памяти ,Y Е .11а,1огичио схема 36 «ИЛ через 40 «НЕ. по.тсоедииеиа к схеме 29 «И, второй

вход которой соедииеи с luiuioii 10. соответстглкиией заг1роеу в 6,юк Л1 Е Схема 37 «11ЛИ че|1оз схему 41 «ИЕ. подсоедипепа к схеме 30 «И, г/горой вход кото11ой подсоедпиеп к одиопмеппо| | нише //. Иогепи1 ал па И1Ипе 12 запреи1ает выдачх сигиала со схем 28- 30. .Лиа.югичио (Хиюимеииая ниша 13 подсое;iinien;i к схемам 36--37 «ИЛИ и И1ииа 14-к схеме 37 «11,ЧИ. И)и этом соответствепио сигпа,i иа и11И1е 13 запрепдаст выдачу сигиала со

схем 29 п 3(i «И, спгиал па гиине /-/ заире1иает вы.чачх С1пч|ала со схемы 30 «И.

С)И11алы с выходов -гхем 28--30 «И ностуГ1аюг иа вход схемы 31 «ИЛИ даииого разряда, выход схемы еоединеп со схемой 27 «EI

даппого разряда и nnnioii 18 заироса, соответCTByionieii згшроеу в блок памяти Yo Е

lia 27 «И ио т чкиот спгпал запроса со схем1)1 31 «ЕЕч1И, тактов1, сигпа, по шпие 20 оироса блока иамяти Ль 1 и через схему

38 «ИЕ. -- сигиал разреи1еппя доступа по шиие 17, соответстпукпней разрен1епию доступа в б,1ок иамятп Л Е Е:слп есть сигпа,ч па шине 18 заироса и ист сигиала иа Н1ипе 17, то ири иоявлеиии сиги.ала оироеа на П1ине 20 на выхолс схемы 27 появляется сигнал (шппа 19 опроса : 1агазппа запросов даппого ирпоритетиого yeTpoiiCTBa, со.депжап1его запрос в блок памяти Л Е

13ходь схемы 32 «ЕЕПИ даппого разряда

иодеоедипе1П.1 к одпоимс1ИИ)1м пдппам 13 и 9, апа,1огичпо схема 33 «ЕЕШ - к шинам 14 и 10, схеме 34 «1ЕТИ - к одиоименпым пшиам 15 п 12. Вькход схемы 32 «ИЛЕ1 связан с одпопмеииоГ ипаю 25 схемы 33 «Е1ЛИ - с

шиной 26 п 34 «ЕЕПИ - с шппой 24.

Остальные разряды действуют такнм же образом, но каждьи пз ппх связап то,1ько с однолмеипыми шипами.

50

Ире д мет изо б р е т е н и я

Е Ириоритетиое ycTpoiicTBO д,1я вычислительной снстемы с обии1м запросов, содержаи1ее приоритетпые схемы, магазииы заиросов и схемы анализа состояипя блоков иамяти, отличающееся тем, что, с иелью пепрерывпого коптроля TCKynuix запросов п их прпоритетов, пзмепеиия срочпостп занросов, исключеиия влияния времеии разрешения копф.тиктов па нроизводительность памяти, опо содержит схему допуска, ехему заиросов, схему аварийиых заиросов, схему срочных заиросов, схему пормальиых заиросов, магазииное устустройства управления магазином, счетчик тактовых сигналов оироса и служебный регистр, нрнчем выход магазина запросов связан шиной аварийных запросов со схемой аварийных запросов 1 выходной шииой аварийных запросов, шиной срочных запросов - со схемой срочных запросов п выходиой шиной срочиых запросов, а шииой иормальпых запросов - со схемой нормальных запросов, входиая И1ппа абсолютных запросов подсоединена к схемам аварийных, срочных н нормальных запросов и к выходиой niiHie абсолютиых запросов, входпая шппа аварийных запросов иодключена к схемам срочиых и нормальных запросов и к выходной шиие аварийных запросов, входиая И1ппа срочиых запросов подсоединена к схелге нормальных запросов п к выходпо 1 П1ннс срочных запросов, вхЭд схемы зап.росо1и подключеп к выходам схем аварнйных, срочных н нормальных занросов, выход ехемь запросов сг язан с выходными шннамн разре1не1Н1я доступа п со входом схемы доступа, другой вход схемы доступа подсоединеп ко входпоГ шиие разрешения доступа, выход схемы доступа подсоединеп к ycTpoiicTBy управления магазином занросов, один выход служебного регпстра п нпой абсолютных запроеов устройства соедипеи с выходной шииой абсолютиых запросов, а другой выход служебного регпстра подключен шнной передачи приоритета к устройству управления магазином занросов, счетчик спгпалов опроса подсоедниеи к устройству управлеппя магазниом запросов, входы схемы доступа п счетчпка иодключеиы к оби1им шипам тактовых сигналов оироса.

2. Устройство по п. 1, отличающееся тем, что, с пслыо осун1ествлсппя одповремеппого, независимого п сппхроппого обрапкппя к раз,чич1И)1м блокам памяти, в пем схема доступа, схема запроса, схема авариГ 1Н)1х запросов, схема срочпых запросов и схема нормальных запросов содержат однпаковое чнело певзапмосвязаппых разрядпых ячеек, причем входиая шина абсолютных запросов, соответствующая определеиному блоку памяти, подсоедипена через схемы «ИЛИ н «НЕ к схемам «И

одноимеппого разряда схем аварнйных, срочных и нормал1 ных зап|)осов, )дная шппа аварийного запроса подключена через схемы «PI/IH п «НЕ к схемам «И одпопменного разряда схем п пор.мальпых запросов, входная UHHia срочного запроса подсоединена через схемы «HJIH и «НЕ к схеме «PI данного разряда схем1)1 нормальных занросов, второй вход схемы «Н схемы аварийного запроса подключен к одпопмеппой шиие аварийных заиросов магазппа запросов, второй вход схемы «И схемы срочиых запросов иодсоедппеп к 1ииие ерочшях запросов магазииа заиросов, а BTOpoii вход схемы «Н схемы иормалып гх

заиросов подключеп к iniuie иормальиых заиросов магазииа запроеов, выходы всех ехем «Н одиоимешилх 1)азрядов схем пормальиого. срочного и аварп| 1пого запросов подсоед1Н1ены к схеме «ИЛИ однопменного схемы

запросов, выход схемы «ИоТИ подключен к однопмеппой пшпе запросов данного прпорптетпого уетройс1тк1 н к схеме «И одноименного разряда схемы дос1упа, второй вход схемы «И схемы доетупа подсоедипеп к одпопмепnoil тактовых сигналов опроса блоков памяти, а третн вход схемы «И схемы доступа иодключеп через схему «ME к одпоiiMennoii входпо шиие )азрешеппя доступа, выход схемы «EI схемы доступа подключен к

одиоимениой шнне онроса магазина запросов, входы схемы «ИЛИ каждого разряда схемы авари1 1пых запросог; связапы с одпопмеппымп входными П1пнами аварийиых запросов и с шппамп авар1и1пых запросов магазииа запросов,

выход схемы «Е1Л1-1 подеое.чппеи к выходиой шипе авар1и 11илх заиросов. входы схемы «ИЛИ ехемы сроч1и 1Х запросов иодключеиы ко входио ninne срочи1)1х запросов п к ншпе сроч1И)1х зап|)осог, магаз1И1а запросов, выход

ехемы «ИЛИ схемы )чп)ГХ заиросов иодсоедииеи к В1 1ходио11 пшие срочпьгх заиросо, выходы схем «ИЛИ каждого {Разряда cxeMiii иорма.льпых зап)осов подключепы к одпопмеппым выходпым абсолютиых запросов

и к шине абсолютпых запросов с.чужебпого регистра.

памяти памятиЦикл

jZ-::;:::; -jV::rzr::zzf:Xzi :iii

-,- - -I--Л,--4-л

.,-- ,

,

;/г

д

Г -Z

J5

П 10

фиг.З