ЦИФРОВОЕ ВЫЧИСЛИТЕЛЬНОЕ УСТРОЙСТВО Советский патент 1973 года по МПК G06F12/00 

1

Изобретение относится к вычислительной технике.

Известны цифровые вычислительные устройства, содержащие блок управления, блок оперативной памяти с узлом памяти и узлом логических ячеек, на каждый разряд которых приходится по два сердечника, соединенных резистиБным витком связи; узел усилителей считывания, узел разрядных формирователей записи, регистр числа и узел выборки.

Недостатком известных устройств является низкая надежность вычислений из-за отсутствия контроля сбоев и отказов.

Цель изобретения - повышение надежности устройств.

Предлагаемое устройство отличается тем, что в него введено два узла логических ячеек, каждый из которых содержит две логические ячейки суммы по модулю два и две логические ячейка «ИЛИ, соединенные новыми, не известными ранее, связями таким образом, что переключающие сердечники ячеек прошиты адресной шиной записи, запоминающие сердечники логических ячеек суммы по модулю два прошиты одной адресной шиной считывания, запоминающие сердечники логических ячеек «ИЛИ - другой адресной шиной считывания, переключающие сердечники одной из логических ячеек суммы по модулю два и одной из логических ячеек «ИЛИ каждого

узла прошиты разрядной шиной записи по отношению к адресным шинам согласно, а переключающие сердечники других ячеек каждого из узла - встречно; запоминающие сердечникп одной из логических ячеек суммы по модулю два и логических ячеек «ИЛИ прошиты разрядной шиной считывания по отношению к адресным шинам согласно, а запоминающие сердечники другой логической ячейки суммы по модулю два каждого узла - встречно.

Указанная совокупность логических ячеек и связей позволяет контролировать арифметические и логические операции по четности и

тем самым повысить достоверность вычислений.

Схема предлагаемого устройства изображена на чертеже.

В состав устройства входят блок управления Л блок оперативной памяти 2, состоящий лз узла усилителей считывания 3, узла памяти 4, узла выборки 5, блока логических ячеек 6, содержащего два узла логических ячеек 7 и 8 (узел 7 содержит две логические ячейки 9

и 10 для образования суммы по модулю два и две логические ячейки // и 12 узел 8 содержит две логические ячейки 13 и 14 для образования суммы по модулю два и две логические ячейки 15 и 16 «ИЛИ), логическую

ячейку переноса 17, узла разрядных формирователей записи 18, регистра числа 19, схемы свертки по модулю два 20, триггера контроля 21, триггера 22 анализа на иуль содержимого регистра числа 19. Переключающие и заиоминающие сердечники, соответственно 23 и 24, соединены резистивным витком связи 25.

Устройство содержит также адресную шину заинси 26, адресные шины считывания 27 и 28, адресную шину записи 29, адресные шииы считывания 30-32, разрядные шииы заииси и считывания 33 и 34 соответственно (иидексами i, i-fl обозначены шины информационных разрядов, индексом К-шины и узлы контрольного разряда), выходную шину свертки но модулю два 35, шину 36 управления записью сигиала с выхода свертки 20 на триггер контроля 21, выходную шину 37 триггера контроля 21, выходную шиму 38 контрольного разряда регистра числа.

Переключающие сердечники 23 всех ячеек каждого узла 7 и 8 прошиты адресными шинами записи 26 и 29. Заиоминающие сердечники 24 логических ячеек суммы по модулю два 9, 10 и 13, 14 прошиты адресными шинами считывания 27 и 30 соответственно. Запоминающие сердечники 24 логических ячеек «ИЛИ 11, 12 и 15, 16 прошиты адресными шигами считывания 28 и 31.

Переключающие сердечники 23 ячеек 9, 13 и 11, 15 ирсшиты разрядными шинами записи 33 ио отношению к адресным шинам согласно, а сердечники ячеек 10, 14 и 12, 16 - встречно. Запомииающие сердечники 24 ячеек 11, 12 и 15, 16, а также 9, 13 прошиты разрядными шинами считывания 34 ио отношению к адресным шинам считываиия согласно, а такие же сердечинки ячеек 10 и 14 - встречно.

Выходная шина 35 свертки по модулю два 20 подключена ко входу формирователя заинси контрольного разряда, ко входу триггера контроля 21 и блоку управления 1.

Работает устройство следующим образом.

Все операции выполняются путем организации блоком 1 последовательностей пересылок кодов между ячейками блока 6. Эти последовательности определяются микропрограммами выполнения реализуемых устройством операций.

При пересылке между любыми ячейками блока оперативной памяти 2 блок управления 1 выдает сигнал в узел выборки 5. Этот сигнал возбуждает адресную шииу считываиия ячейки, из которой считывается код числа, и адресную шину записи ячейки, в которую засылается этот код. При считывании в разрядных шинах 34 возникают выходные сигналы, соответствующие считанному коду,, которые усиливаются узлом 5 и поступают на входы регистра числа 19.

При заинси из блока уиравления / в узел 1.8 поступает управляющий сигнал, который разрешает возбуждение формирователей записи узла 18. При этом в разрядных шинах записи 33, соответствующих «единицам кода

числа, находящегося в регистре числа 19, возникают импульсы тока записи, и код числа заносится в выбранную ячейку. Считывание и запись могут осуществляться из одной или нескольких ячеек одновременно. При считывании из ячеек 9, 10 и 12, 14 образуется сумма но модулю два кодов, хранящихся в этих ячейках, а при считывании из ячеек 11, 12 и 15, 16-функция «ИЛИ. Контроль информации при пересылках осуществляется после считываиия кода иа регистр числа 19. При этом код числа поступает иа схему свертки 20, на выходной шине 35 которой возникает контрольный код этого числа. Последний в

блоке уиравления 1 сравнивается со значением контрольного разряда 19к, поступающего в блок 1 по шине 38.

Иеобходимым условием для выполнения операции сложения, в частности, для реализации переноса является жесткая последовательиость записи кодов операндов в ячейки 9 и 11 или 13 и 15.

Контроль арифметических и логических операций, например сложения, выполняется

до следуюшим контрольным соотношениям для суммы по модулю два и переносов:

1) Контрольный код по четности от суммы по модулю два операндов А и В равен сумме по модулю два контрольных кодов по

четности операндов А и В:

г mod 2(А 0)В) г mod 2А g г mod 25.

2) Контрольный код по четности результата операции «ИЛИ равен сумме по модулю два контрольных кодов ио четности суммы по модулю операндов Л и В и результата операции «И (переноса) тех же операндов.

mod 2(Л V В) г mod 2(А Э В) Э/- mod 2(А Д В)

Значение контрольного разряда суммы по модулю два образуется аналогично значениям суммы по модулю два информационных разрядов при одновременном считывании ииформации из ячеек 9, 10 и 13, 14.

Для коитроля по четности операции «ИЛИ используется триггер контроля 21, реализующий сумму по модулю .два контрольных кодов, поступаюших ио шине 35 после считываиия информации из ячеек 9, 10 и 13, 14, а также ячейки 17.

При считывании из указанных ячеек по шине 36 из блока 1 на триггер 21 подается

управляющий сигнал. Состояние триггера 21 по шине 37 передается снова в блок 1, где сравнивается с контрольным кодом, образованным при считывании информации из ячеек 11, 12 и 15, 16 и поступающим в блок / по

шине 35. При всех пересылках значение контрольного разряда заиисывается непосредственно возбуждением по шине 35 формирователя записи контрольного разряда 18к. Последовательность команд для выполнения

операции сложения. Исходные операнды А н В находятся в каких-либо ячейках узла памяти 4. Перед началом операции операнд Л вводится в ячейки 9 и 11, а операнд В - в ячейки 10 и 12 вместе со своими контрольными кодами. При этом в ячейке 17 формируется первое значение переноса (). Примечание: В логических ячейках для образования операций «ИЛИ и «И (переноса) контрольный разряд не используется. 1)Пересылка содержимого ячейки 17 (перенос) в ячейки 13 и 15 (для нечетного номера цикла) или в ячейки 9 и 11 (для четного номера цикла). В процессе пересылки содержимого ячейки 17 схема свертки 20 образует от него контрольный код по четности, который по шине 35 пересылается иа триггер контроля 21 и одновременно с содержимым ячейки 17 записывается в ячейку 13 (или 9). Содержимое ячейки 17, установленное в процессе данной пересылки на регистре числа 19, анализируется на нуль; если перенос (содержимое регистра числа 19) равен нулю, триггер 22 устанавливается в единичное состояние, если перенос не равен нулю, триггер 22 устанавливается в исходное состояние. 2)Пересылка содержимого ячеек 9 и 10 Б ячейки 14 и 16 (для нечетного номера цикла) или содержимого ячеек 13 и 14 в ячейки 10 и 12 (для четного номера цикла). При этом в ячейке 17 формируется новое значение переноса. Схема свертки 20 образует контрольный код по четности, который по шине 35 пересылается на триггер контроля 21, где он складывается по модулю два с контрольным кодом переносов. В блоке управления 1 образованный схемой свертки 20 контрольный код суммы по модулю два сравнивается с контрольным кодом, образованным в ячейках 9 и 10 (или 13 и 14). Равенство этих контрольных кодов свидетельствует о правильности выполнения операции суммы по модулю два. При равенстве этих кодов переходим к выдолнению п. 3, при неравенстве - к выполнению п. 4. 3)Считывание на регистр числа 19 содержимого ячеек 11 и 12 (для нечетного номера цикла) или 15 и 16 (для четного номера цикла). Образованный при этом схемой свертки 20 контрольный код сравнивается с содержимым триггера контроля 21. При их равенстве (это означает правильность частичных переосоз) при равенстве нулю содержимого тригера 22 переходим к выполнению п. 1. При равенстве этих контрольных кодов и при равентве единице содержимого триггера 22 - реультат сложения готов. При неравенстве равниваемых контрольных кодов (это означает, что произошла ошибка при образовании либо переносов, либо операции «ИЛП) переходим к выполнению п. 4. 4. Ошибка, останов. Таким образом обеспечивается достоверность обрабатываемой устройством информации. Предмет изобретения Цифровое вычислительное устройство, содержаш,ее блок управления, выход которого подключен ко входу блока усилителей считывания, выходы которых через узел памяти подключены ко входам узла логических ячеек, выполненного на двух сердечниках на разряд, объединенных резистивным витко.м связи, выход узла логических ячеек через узел разрядных формирователей подключен к выходу регистра числа, другие выходы которого через схему свертки и через триггер анализа соединены с блоком управления и триггером контроля, а входы регистра числа подсоединены к выходам усилителей считывания, отличающееся тем, что, с целью повышения надежности, оно содержит два узла логических ячеек, каждый из которых состоит из двух логических ячеек суммы по модулю два и двух других логических ячеек «ИЛИ, причем переключаюш,ие сердечники ячеек прошиты адресной шиной записи, запоминающие сердечники логических ячеек суммы но модулю два прошиты одной адресной шппой считывания, запоминаюшие сердечники логических ячеек «ИЛИ - другой адресной шиной считывания, переключаюии е сердечники одной из логических ячеек суммы по модулю два и одной из логических ячеек «ИЛИ каждого узла прошиты разрядной шипой записи по отношению к адресным шинам согласно, а переключающие сердечники другой ячейки каждого JI3 узла - встречно, запоминаюшие сердечники одной из логических ячеек суммы по модулю два и логических ячеек «ИЛИ ирошнты разрядной шиной считывания по отношению к адресным шинам согласно, а запоминающие сердечники другой логической ячейки суммы по модулю два каждого узла - встречно.

i:iiilF - f vlS T

Г;l -..

I .%U|,|,™J -jt::X,,™.Lct|: u;:ri-4 k... ig$j ™- цl J tr/™r™ir SZj

rf f: :f;rS

гй

™ J,V I.TJ

bB:z

Lb:4:i ;iiz j4:: ir „ E icfrilLir HfjfeZfrSfc

w

---l-y-trrr r--., .,.

Щ 33,

.-i4