ЛОГИЧЕСКОЕ ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО Советский патент 1973 года по МПК G11C15/00 

1

Известио логическое запоминающее устройство (ЛЗУ), содержащее накопитель, например, матричного типа на магнитных сердечниках с прямоугольной петлей гистерезиса (ППГ), зарядные шины считывания которого подключены к усилителям считывания, разрядные щины записи - к разрядным формирователям записи, а адресные щины записи и считывания - к блоку выборки адреса, регистр слова, например, на триггерах, выходы разрядов которого через разрядные схемы «И и разрядные схемы «ИЛИ подключены к соответствующим разрядным формирователям записи, блок управления и схемы «ИЛИ.

Недостатком известного ЛЗУ является невозможность реализации в пем арифметических операций.

Описываемое ЛЗУ отличается от известного тем, что оно содержит дополнительные разрядные схемы «И в каждом разряде, кроме младшего, управляющие входы которых подключены к инверсным выходам разрядоз регистра слова, информационные входы - к блоку управления, а выходы - к одним из входов разрядных схем «ИЛИ предыдущего разряда, схему анализа знака, входы которой подсоединены к блоку управления, а выходы через соответствующие схемы «ИЛИ - к информационным входам разрядных схем «И, три дополнительные схемы «И, управляющие входы которых подключены соответственно к прямому выходу младщего разряда регистра слова, прямому выходу последующего разряда регистра слова и к выходу введенной в устройство схемы «ИЛИ, входы которой Подсоединены к инверсным входам разрядов регистра слова, управляющие и выходные шины всех трех дополнительных схем «И подключены к блоку управления, прямые выходы двух знаковых разрядов регистра слова подключены к соответствующим входам введенной в устройство схемы анализа переполнения, выход которой подсоединен к блоку управления.

Эти отличия позволяют расширить функциональные возможности устройства за счет выполнения в нем арифметических операций (сложения, вычитания, умножения, деления).

На чертеже изображена схема предложенного ЛЗУ.

ЛЗУ содержит накопитель /, например, матричного типа на магнитных сердечниках с ППГ, прошитый разрядными щинами 2 записи, разрядными шинами 3 считывания, адресными шинами 4 записи и считывания; разрядные формирователи 5 записи, к которым подключены выходы раЗрядных схем «ИЛИ 6; разрядные схемы «И 7, 8 vi 9, дополнительные разрядные схемы «И 10; триггеры 11 регистра слова 12; схемы «ИЛИ 13, 14 и 15,

дополнительные схемы «И 16, 17 и 18, шины управления 19, 20 и 21, выходные шины 22, 23, 24 схему 25 анализа переполнения, имеюш,ую выход 26; блок 27 выборки адреса со входами 28 шины управления 29-39; схему «ИЛИ 40; схему 41 анализа знака, состояшую из схем «И 42, 43 и 44 и триггера знака 45; схему «ИЛИ 46; усилители считывания 47, входные ш:ины 48. Уиравляюодие входы 49 дополнительных разрядных схем «И 10 в каждом разряде, кроме младшего, подключены к инверсным выходам 50 разрядов регистра слова 12, информационные входы 51 - к шине управления 31 блока управления (на чертеже последний не показан), а выходы 52 - к одним из входов разрядных схем «ИЛИ 6 П:редыдуш,его разряда.

Входы схемы 41 анализа знака подключены к шинам управления 36 и 37, а выходы через схемы «ИЛИ 14 и 15 - К информационным входам 53 и 54 разрядных схем «И 7 и 9 соответственно. Управляющ ие входы 55, 56, 57 дополнительных схем «И 16, 17 и 18 подключены соответственно к прямому выходу 58 младшего разряда (на чертеже правый триггер //) регистра слова 12, к прямому выходу 58 последуюш,его разряда регистра слова 12 и к выходу схемы «ИЛИ 40, входы которой подключены к инверсным выходам 50 разрядов регистра слова 12. Управляюшие входы этих схем «И подсоединены к шинам управления 19, 20 и 21, а выходы - к выходным шинам 22, 23 и 24, связанным с блоком управления. Прямые выходы 58 двух знаковых разрядов регистра слова 12 (левые два триггера 11 на чертеже) подключены ко входам схемы 25 анализа переполнения, выход 26 которой подсоединен к блоку управления.

Устройство работает следуюш.им образом.

В исходном состоянии в блОКе 27 выборки адреса хранится адрес произвольной ячейки AJ накопителя /, в которой находится один из операндов Y(yi,. . . уг, . . . у-п), второй операнд Х(к,... Xi,... Хп) также хранится в произвольной ячейке Ai накопителя /. Триггеры 11 регистра слова 12 леред началом выполнения операций находятся в произвольном состоянии.

Логические операции выполняются так же, как и в известном ЛЗУ. Остановимся лишь на описании выполнения арифметических операций. Рассмотрим реализацию операции суммирования, так как выполнение любых других арифметических операций (сложение, вычитание, умножение, деление) основано на использовании операции суммирования. Алгоритм суммирования в ЛЗУ сводится к формированию п-разрядного слова суммы 5; по mod 2 и слова переносов Pi+, сдвинутого на один разряд влево. После получения первого слова суммы по mod 2 и слова переносов производится анализ слова переносов. Если слово переносов не равно нулю, процесс повторяется, причем операция поразрядного суммирования по mod. 2 применяется к полученной в предыдущем цикле сумме по mod 2 и слову переносов, сдвинутому на разряд в сторону старших разрядов. Процесс суммирования заканчивается в тот момент, когда слово переносов становится равным нулю.

Цикл суммирования реализуется за двадцать один рабочий такт.

В первом такте подачей управляющих ситналов на шины 38, 39 триггеры 11 регистра

слова 12 устанавливаются в состояние «О. Во втором такте подачей на блок 27 выборки адреса управляющего сигнала содержимое У ячейки AJ считывается на регистр слова 12. Сигналы с блока 27 возбуждают адресные

шины 4 записи и считывания для выбора ячейки AJ. При этом сигналы с разрядных шин 3 считывания через усилители считывания 47 и схемы «ИЛИ 13 поступают на триггеры // регистра слова 12.

В третьем такте при подаче управляющего сигнала на шину 32 сигнал поступает на схемы «И 7, служащие для записи прямого кода содержимого регистра слова. При этом сигналы с инверсных выходов 50 триггеров 11 регистра слова через схемы «И 7 и схемы «ИЛИ 6 проходят на входы формирователей 5, которые возбуждают соответствующие разрядные шины 2 записи. Одновременно через схему «ИЛИ 40 в блоке 27 возбуждаются

соответствуюшие шины 4. Под действием разрядных и адресных сигналов в ячейку А записывается код операнда Y.

В четвертом такте при подаче управляющего сигнала на шину 33 сигнал поступает на

схемы «И 9, служащие для инверсной записи кода операнда. При этом информационные сигналы с прямых выходов 58 триггеров 11 регистра слова 12 через схемы «И 9 я схемы «ИЛИ 6 поступают на входы формирователей 5, которые возбуждают соответствующие разрядные шины 2 записи. Одновременно через схему «ИЛИ 46 и блок 27 возбуждаются соответствующие шины 4. Под действием разрядных и адресных сигналов в ячейку AI записывается инверсный код операнда Y.

В пятом такте подачей управляющего сигнала на шину 34 на схемы «И 8, служащие для инверсной записи кода операнда со сдвигом на один разряд влево, сигналы с прямых выходов 58 триггеров 11 регистра слова 12 через схемы «И 8 и схемы «ИЛИ 6 поступают на входы формирователей 5, которые возбуждают соответствующие щины записи.

Одновременно через схему «ИЛИ 40 и блок 27 возбуждаются соответствующие шины 4. Под действием разрядных и адресных сигналов в ячейку Am записывается инверсный код операнда Y со сдвигом на один разряд влево.

В шестом такте триггеры 11 регистра слова устанавливаются в состояние «О.

В седьмом такте осуществляется считывание содержимого ячейки А в регистр слова

/2.

В восьмом такте в ячейку А записывается инверсный код операнда X. В ячейке А/, сформировалась функция .

В девятом такте в ячейку AI записывается прямой код операнда X. В ячейке AI сформировалась функция десятом такте в ячейку Am записывается инверсный код операнда X со сдвигом на один разряд влево. В ячейке Am сформировалось первое слово переносов, с нверсией сдвинутых на один разряд влево: Р1 .

В одиннадцатом такте триггеры 11 регистра слова устанавливаются в состояние «О.

В двенадцатом такте содержимое ячейки Л/; считывается на регистр слова 12.

В тринадцатом такте в ячейку Ai записывается инверсный код содержимого регистра слова. В ячейке Ai сформировалась функция .

В четырнадцатом такте триггеры 11 регистра слова 12 устанавливаются в состояние «О.

В пятнадцатом такте содержимое ячейки Л/ считывается в регистр слова.

В шестнадцатом такте в ячейку Л,; записывается инверсный код содержимого регистра слова. В результате в ячейке Лi сформировалась первая сумма по mod 2 : 5i (JV) V J(.

В семнадцатом триггеры // регистра слова 12 устанавливаются в состояние «О.

В восемнадцатом такте содержимое ячейки Am считывается в регистр слова 12.

В девятнадцатом такте в ячейку AJ записывается инверсный код содержимого регистра слова.

Таким образом, в ячейке Л; х ранится первая частичная сумма Si, а в ячейке AJ - первое слово переносов Р, сдвинутое на один разряд влево.

В двадцатом также производится анализ слова переносов подачей управляюпдего сигнала на шину 20 дополнительной схемы «И 17, служащей для анализа окончания цикла суммирования, на вход 56 которой через схему «ИЛИ 40 с инверсных выходов 50 триггеров // регистра слова 12 поступают сигналы, соответствующие инверсному коду слова разрядных переносов, сформировавшихся в результате выполнения первого цикла суммирования. Если на выходной шине 23 схемы «И 17 появится сигнал, то цикл суммирования повторится, в противном же случае суммирование будет закончено.

В двадцать первом такте анализируется сигнал переполнения на выходе 26 схемы 25 анализа переполнения.

Операция сложения отличается от операции суммирования тем, что необходимо производить преобразование прямых кодов операндов в обратные и осуществлять запись результата операции со своим знаком, т. е. преобразование из обратного кода в прямой. Преобразован-ие кодов осушествуляется следующим образом: подачей управляющего сигнала на щину 36 триггер 45 схемы 41 анализа знака устанавливается в состояние «О. При подаче управляющего сигнала по шине 37 на один вход схемы «И 44, второй вход которой соединен с прямым выходом 58 триггера // старшего разряда регистра слова 12 производится запись знака операнда на триггере 45. Далее подается управляющий сигнал на шипу 35, который в зависимости от состояния триггера 45, то есть от Знака операнда, пооходит через схему «И 42 или через схему «И 43,

схему «ИЛИ 15 или схему «ИЛИ 14 соответственно и опрашивает схему «И 7 или схемы «И 9. При этом сигналы с выходов триггеров 11 регистра слова через схемы «И 7 или схемы «И 9 и схемы «ИЛИ 6 проходят на входы формирователей 5, которые возбуждают соответствующие разрядные шины 2 записи. Одновременно через схему «ИЛИ 46 в блоке 27 возбуждаются соответствующие шины 4. Под действием разрядных

и адресных сигналов в соответствуюи:,ую ячейку записывается обратный код числовой части операнда. После этого подачей управляющего сигнала на шину 38 триггеры // числовой части регистра слова 12 устанавливаются в состояние «О и при подаче управляющего сигнала на шину 32 происходит запись содержимого знаковых разрядов триггера // регистра слова. При этом сигналы с инверсных выходов 50 триггеров // через схемы «И 7

и схемы «ИЛИ 6 приходят на входы формирователей 5, которые возбуждают соответствующие разрядные шины 2 записи. Одновременно через схему «ИЛИ 46 в блоке 27 возбуждаются соответствующие шины 4. Под

действием разрядных и адресных сигналов п ячейку записывается знаковая часть операнда.

Выполнение операции вычитания отличается от операции сложения лишь тем, что у одного из операндов (вычитаемого) необходимо инвертировать знак. Это осуществляется подачей управляющего сигпала на шину 38, в результате чего триггеры // числовых разрядов регистра слова 12 установятся в состояние

«О. После этого подачей управляющего сигнала на шину 33 осуществляется инверсная запись содержимого знаковых разрядов триггеров //. Операция умножения может быть выполнена в соответствии с алгоритмом умножения младщими разрядами вперед со сдвигом частичного произведения вправо. В каждом цикле умножения множимое либо суммируется с частичным произведением, если в соответствующем разряде множителя была единица, либо не суммируется, если в соответствующем разряде множителя был нуль.

После этого содержимое ячейки, в которой хранится сумма частичных произведений, считывается в регистр слова 12 и перезапись вается в ту же ячейку со сдвигом вправо на один разряд. Запись со сдвигом вправо реализуется подачей управляющего сигнала по шине 31 на дополнительные схемы «И. При этом сигналы с инверсных выходов триггеров // регистра слова через схемы «И 10 и схемы «ИЛИ 6 поступают на входы формирователей 5, которые возбуждают соответствующие разрядные щины 2 записи. Одновременно через схему «ИЛИ 46 и блок 27 возбуждаются соответствующие щины 4. Под действием разрядных и адресных сигналов в ячейку накопителя 1 записывается содержимое регистра слова 12 со сдвигом на одиН разряд вправо. Аналогично выполняется сдвиг множителя на один разряд вправо. После этого начинается следующий цикл умяожения. Знак полученного произведения определяется как сумма по mod 2 знаков множ-и-мого и множителя и затем присваивается произведению. Значение младщего -разряда множителя определяется анализом выходного сигнала с шины 24 подачей управляющего сигнала по щине 21 ла дополнительную схему «И. Окончание операции умножения определяется посредством анализа выходного сигнала с шины 22 подачей управляющего сигнала по щине 19 на дополнительную схему «И. В момент анализа окончания операции в регистре слова 12 находится содержимое ячейки счетчика циклов.

Операция деления может быть выпол-нена в соответствии с алгоритмом без восстановления остатка. Анализ окончания операции деления осуществляется таким же образом, как и анализ окончания операции умножения.

Установка нуля в блоке 27 реализуется подачей управляющего сигнала на щину 29.

Адреса ячеек при выпол-нении микроопераций устанавливаются в блоке 27 подачей управляющих сигналов на щину 28.

Прием чисел из внещних устройств на регистр слова 12 реализуется подачей управляющих сигналов на щины 48.

Таким образом, в описанном логическом запоминающем устройстве возможно выполнение полного набора логических функций двух

переменных и основных арифметических one раций (сложение, вычитание, умножение, деление).

Предмет изобретения

Логическое запоминающее устройство, содержащее накопитель, например, матричного типа на магнитных сердечниках с пря-моугольной петлей гистерезиса, разрядные шины считывания которого подключены к усилителям считывавия, разрядные шины записи - к разрядным формирователям записи, а адресные щины записи и считывания - к блоку выборки адреса, регистр слова, например, на триггерах, выходы разрядов которого через разрядные схемы «И и раз-рязные схемы «ИЛИ подключены к соответствующим разрядным формирователям записи, блок управления и

схемы «ИЛИ, отличающееся тем, что, с целью расширения функциональных возможностей устройства, оно содержит дополнительные разрядные схемы «И в каждом разряде, кро-ме младшего, управляющие входы которых подключены к инверсным выходам разрядов регистра слова , информационные входы- к блоку управления, а выходы - к одним из входов разрядных схем «ИЛИ предыдущего разряда, схему анализа знака, входы которой

подсоединены к блоку управления, а выходы через соответствующие схемы «ИЛИ - к информационным входам разрядных схем «И, три дополнительные схемы «И, управляющие входы которых подключены соответственно к

прямому выходу младшего разряда регистра слова, к прямо.му выходу последующего разряда регистра слова и к выходу введенной в устройство схемы «ИЛИ, входы которой подсоединены к инверсным входам разрядов

регистра слова, управляющие и выходные щины всех трех дополнительных схем «И подключены к блоку управления, прямые выходы двух знаковых разрядов регистра слова подключены к соответствующим входам введенной в устройство схемы анализа переполнения, выход которой подсоединен к блоку управления.