ЭС Советский патент 1973 года по МПК G06J1/02 

1

Изобретение относится к области специализированны.х вычислительных устройств, и в частности к устройствам -получения выходных сигналов в цифровом коде, соответствующих математическим или эмлирическ им наперед заданным функциональным зависимостям, .и может быть использовано в цифровых системах управления различными объектами и техническими процессами.

Известны линейные интерполяторы, содержащие п-разрядный входной регистр, устройство управления с подключенными к нему логическими устройствами, ключи и запоминающее устройство, входы которого подключены через дешифратор к выходам устройства управления, а выходы соединены с первым входом накопительного сумматора, со входами двух логических устройств и со входами регистра сдвига.

Предложенное устройство отличается тем, что, с целью повышения быстродействия, в нем вход сдвига (п-k) чмладших разрядов входного регистра соединен с одним из выходов устройства управления, выход (п-k)-ro разряда входного регистра подключен КО входу первого логического устройства, а выходы его k старших разрядов присоединены ко входам дешифратора, выход первого логического устройства соединен со входом регистра сдвига, выходы которого

через ключи и второе логическое устройство

подключены соответственно ко второму и

третьему входам накопительного сумматора.

На фиг. 1 представлена блок-схема интерполятора; на фиг. 2 представлен график функции одной переменной, на которол показано отношение между выходной величиной, действительным значением функции в искомой точке и значениями опорных точек,

хранящимися в запоминающем устройстве.

Независимая переменная (аргумент) поступает во ВХОД-НОЙ регистр 1, построенный по следующему принципу. Четыре старших разряда регистра представляют собой триггеры с парафазным выходом, п-4 младших разряда представляют собой сдвиговый регистр, в котором первоначально находится значение ДА; выход со старшего разряда сдвигового регистра / (Д) но проводу 2

поступает на логическое устройство 3. Парафазные выходы четырех его старших разрядов по проводам 4 подключены ко входам дешифратора 5. Дешифратор имеет 2 выхода, каждый из которых поступает на запоминающее з стройство 6 и определяет значение констант f(Xn}, Зн, Значения функций в опорных точках, знак приращений и значения приращений набраны на логических элементах «ИЛИ (на фнг. 1 не по.казаны).

Запоминающее устройство о интерполятора

представляет сооои требуемое количество иаиорив констаигг, соответствующих значения,м I (п) -и он, А/тг в отюрных точках

фу-НКи,ИИ.

Значение /(А„; но про водаы / в виде сигналов ИОстуиает на соответствующие входвх сумматора о , оначение Л1п ио проводам - в виде сигналов поступает на соответствующ ие входы сдвигового регистра 1U. оыходы А/и сдвигового регистра W через ключи П по прОВодал 1 нодключеив к соогветствующил входам сумматора и. Ьход cyMiviaTOpa построен на двухвходовых логических элементах «И,;1И (на ф.иг. 1 не иоказаны, иа один вход которых поступают сигналы, соответствующие значению () в выораниои опо.риой точке, а на второй вход 11о,стуиаюг сигналы сдвииутвхх значенип /п для Данного интервала разбиенгия аргумента. Значение (X) через выходные ключи jJ поступает на ввьход интерполятора. Работой иитерполятора управляет специальное устройство управления 14, определяющее начало и конец процесса вычисления значения f (л).

Ла вход устройства управления 14 ио нров:оду Л) поступает сигнал запуска: с)тот сигн,ал постуашет одно/временно или с некоторой задержкой по отношапню к поступлению независНМОи переменной л в регистр 1, где л - текущее значение аргуменга. Сигнал запуска од1ределяет начало ра:ботв1 интерполятора и устанавливает сумматор 8 в исходное состояние, b устройство унравлання 14 входит счетчик циклов (на фиг. 1 не показан), счетчик циклов запускается импульсО:М з апуока, поступающим по нро.воду 1о. В первом цикле на дещифратор 5 поступает строоирующий сигнал по проводу 16. сигналов и состоянием иарафазных выходов четырех триггеров (на фиг. i не показаны) определяется работа дешифратора.

Схема ввшорки значений /(п) и Зн, ДУп из заномйнающего устройства и иостроена но, принципу исиользоваиня следующего свойства двоичного кода. Если максимальное значение независимой неременной может равняться единице, то ось абсцисс можно разбить на произвольное число равных частей, начш-шя от 21 и до , где п - количество разрядов аргумента, причем состояние /е старщих разрядов аргумента одпозначно определяет часть, внутри которой находится переменн;ая величина (см. фпг. 2, где количество частей разбиения аргумента равняется 2).

Если максимальное значение аргумента не может равняться единице, то он может быть искусственно приведен к единице, или же выбор онорных точек производится исходя из условий, что аргумент возрастает до единицы, и в той части, где функция не существует, не производится пересчет значения функции.

Исходя из требуемой точности воспроизведен-ия функциональной зависимости, выбирается количество частей разбиения аргумента. Б данном случае оно равно 2 1Ь. ria фиг. 2 показан график функции одной переменной, который наглядно дает представление определения четырьмя старЩИми разрядами независимой переменной любой из частей разбиения аргумента на ib частей. Значения

функции в опорных точках несколько отличаются от значений констант, записанных в запоминающем устройстве 6 (фиг. 1) для соответствующих опорных точек. Это отличие определяется из условия более точного воспроизведения функции на всем .интервале выбранной части ее аргуiieHTa. Ыа фиг. 2 показаны эти огличия.

Отличия 6 действительного значения функции в опорной точке выбираются из условий

усреднения максимальной ошибки интерполяции, и на различных участках разбиения независимой переменной они различны.

Сигнал, появляющийся на одном из выходов дешифратора j, однозначно соответствует выборке значений опорной точки и прира1цепию функции для определенной части аргумента на фиг. 2. При помощи интернолятора можно воспроизводить несколько функциональных зависилюстеи, для чего

необходимо иметь в запоминающем устройстве 6 набор констанг, соответствующих значениям функций в онорпых точках и их приращениям. По сигналу - признаку воспроизводимой функциональной зависимости, поступающему на устройство управления 14, будет производиться выборка из иамяти консгант для соответствующей функции.

iaK, например, нри выборке функции/1 на вход запоминающего устройства из устройства унра.вления ио одному из проводов подается стробнрующий сигнал и выбираются константы, соответствующие выбранной части данной функции. При выборке констант для функции Б на вход запоминающего

устройства 6 подается стробирующий сигнал но второму нроводу и т. д.

Б нервол же цикле выбранное значение /(Ли) ноступает па вход сум матора 8, зна-, чение АУи поступает на вход сдвигового регистра 10, а сигнал - признак знака Зн по проводу 17 поступает на логическое устройство 3.

Сигнал Зп появляется в том случае, если приращение фуикции па участке разбиения

отрицательное. Этот сигнал определяет вычитание из содержимого сумматора 8 f(Xn) сдвигаемых значений приращения функции. Во втором цикле рабо1ы интернолятора на вход логического устройства 3 поступает

стробирующий сигнал по нроводу 18 и в зависимостп от состояния логического устройства, определяемого сигналом Зн, и состояния выходного разряда второй части регистра / происходит разрешение прохождения содержимого сдвигового регистра 10 ДУ в прямом или обратном коде в сумматор 8. Если сигнал Зн отсутствует, я старший разряд сдвигового регистра / установлен в состояние «1, то на ВХОД cvMMaTopa 8 HOCTVпает содержимое сдвигового регистра Ю 5 через ключи // в прямом коде; если сигнал Зи присутствует, а стартиий ря:ряд сдвигового регистра 7 установлен в состояние «О, то на вход сумматора 8 поступает содержимое сдвигового регистра W через ключи U 10 в обратном коде. В остальных случаях содержимое сдвигового регистра JO на вход сумматора 8 «е поступает. Таким образом происходит первый цикл умиол ения, и содержимое частичного произведения склады- 15 Бается или вычитается с содержимым CVMматора 8. В третьем н.икле по импульсам, поступаюшим .из устройства управления 4 по проводу 19 на сдвиговый регистр / и по проводу 20 20 на сдвиговый регистр 10 проис.ходит сдви содержимого второй части регистра / иа один разряд влево, а содержимо-го сдв игового регистра 10 ЛУ - на один разряд вправо. При каждом сдвиге содепжимого 25 регистра 10 вправо на один разряд на младший разряд сумматора 8 подается через логическое устройство 21 сигнал с м,лядшего разряда регистра 10 в том случае, если старший разряд регистра / был в состоянии «Ь. 30 При помОШи логического устройства 21 производится округление при умножении . Стробирующий сигнал поступает на логическое устройство 3 и к содержимому сум- 35 матора 8 прибавляется или ИЗ содержимого сумматора 8 вычитается значение второго частичного произведения. Циклы, акя.тогччиые третьему, продолжаются до тех ПОР, пока самый мляднтнй разряд сдвигового регистра / не займет место старптето, т. е. произойдет л-k иикдов. после чего счетчик циклов остатто вит проттссс пересчета, а в султмяторе 8 паходиться значение: .,)+A.YAy,,. Значе}тие ) через выходные ключи подается ira вьтхо.д интерполятора. П р е д лт е т изобретения Линейный интерполятоп, содержащий п-разрядный входной регистр, лттройство управления с подключенными к нему ,логическими Устройствами, ключи и запоминающее устройство, яхольт которого потключечы через деитифратор к выходам устройства 1Пpaвлeния, а выходы соединены с первым входом накопительного сумматора, со входами- лвУХ логических УСТРОЙСТВ и со входами регистра сдвига, птлпчающайся тем, что, с пелью повышения быстродействия, в ием вход слвига ( м.лрдитих разрядов входного регистра соединен с одним из выходов Устройства Правления, выход ( разряда входного регистра подключен ко ВХОДУ первого логического устройства, а выходы его k старилих разрядов присоединены ко входам детнифратора, выход первого логического устройства соединен со входолт регистра сдвига, выходы КОТОРОГО через ключи и второе логическое устройство подключены соответственно ко второму и третьему входам накопительного сУмматора.

Вход К

Выкод f()c)

Фиг. 1

Xg Xj XYO Xjj X,2 Xjj X, X,j /