ПАРАЛЛЕЛЬНО-ПОСЛЕДОВАТЕЛЬНЫЙ ТРЕХТАКТНЫЙ АНАЛОГО-ЦИФРОВОЙ ПРЕОБРАЗОВАТЕЛЬ Советский патент 1973 года по МПК H03M1/34 

1

Изобретение относится к области техии-ки, занимающейся вопросами создайшя быстродействующих преобразователей «аналог-код с повьпиенной гибкостью их структуры для улраВляющих выччгслительных л-тшиИ.

Известен параллельно - последователы ын трехтактный аналого-цифровой преобразователь, содержащий регист ры nepiBoro и второго тактов, вьшолиенные в виде реверсиВ 1ых счетчиков с логиче:ОК1 Л1и охема ми залиен кода на входах, преобразователь считывания с регистрам третьего , цифро-а-налоговый преобраз-ователь с дополнительныл разрядом, ИМеюП1ИМ cxecviy «И на входе и блок управления.

А)1алого-цифровые преобразователи устройств связи с объектом для ущравляющих вычислительных машин, помимо высокото быстроаеЙ€Т1вия (что требуется в связи с наличием нходчюго многоканального коммутатора), доЛЖНы обладать таКже гибкой структурой, обеспечивающей не/околько режимов преобразова1 ия, вьшолняамых с различа1Ы Ми скоростью и точностью. Последнее объясняется тем, что для некоторых групя датчи1ков более важиы1м является скорость преобразования при меньшей точности, а для других групп датчиков - Наоборот. При этом желательно, а иногда и необходимо, обеспечить эти режимы ра-боты с помощью одного аналого-цифрового преобразователя (АЦП).

Предложенное устройство от известного отличается тем, что, с целью расширения функциональных возможностей, в него введен логический блок, подключенный к в.ходаьм цифроа5 алогового преобразователя, соответствующим разрядам регистра второго та1кта, }i содержащий .3 каждом разряде две схемы «И, выходы которых подключены ко входу схемы «ИЛИ. Первый вход первой схе.мы «И соеа 1нен с единичным выходом соответствующего разряда регистра второго такта и с первым входом второй схе.мы «И более старшего разряда, вторые входы первых и вторых схем «И всех разрядов подключены к д/вум выходам блока упра1злеиия, третий выход которого соединен с первым входо-м второй схемы «И самого младшего разряда логического блока. Вхсиы схемы «И долол-нительного разряда цифро-аналогового преобразователя соответстBeiHHO соединены со вторыми входами вторых схем «И логического блока и единичным вы.40дом старшего разряда ретистра второго такта, кроме этого, логическая cxeaia заюий) кода во второй старший разряд регистра второго такта выполнена на четырех схемах «И, причем выходы первой и второй, а также третьей 11 четвертой, из которых попарно через схемы «ИЛИ подключены соответственно к единичному и нулевому входам этого разряда. Первый и второй входы первой хесмы «И соедниены соотве;гст1кмп10 с едли. иыхо.юм второго старшгго разряда регистра третьего такта и miM-ioii записи регастра второго та1кта, первые входы второй л третьей схем «И соединены со вторы1ми входадп вторых схс-м «И лог1:чс01 ого б/ижа, вторые входы перЗых схем «И которого соед1 Не,чы с первы-ми входам) четвертой схемы «И, второй вход последией и jsropoii схемы «И соединены с шиной гашении perucTipa второго га.кта, а второй вход третьей схемы «И соедкне:- с ши-ной записи pcг :чтpa перв-ого та.кга.

Схема предлагаемого иреобраасаагсля пока за:-1 а на чертеже.

В преО.оразОвателе возможно вы полие1.ие .нескольких режнмав нреооразовасн-ия. Ха.рактерны две pai3HQBHjJ 0CTji эт1г режидюв: : ыполнбкпе преобразования с тактами аналог0:вой коррекции и выполнение преобразования без тактов аналого-вой коррекции ( с перекрытием Шкал).

Первая разновидность обш,еизвестна, она требует выпол} ения регистров в виде реверси1Вных счегчисдав. Вторая раз1 овидность осуш,ествляется путел создания даполнвтельиого смещс1;1ия }1равней сравивння Bicex cpa-BinnBaioщих усгрюкст.в в прео бразоаателе очитьгвания на по.товнну во тактах преОбразования, кро.;е поСледнего.

Работу преобразователя рассмотрим на примере вынолнення второй разновидности.

Перед началом преобразоса-ния в режн.ме с перекрытиам иихал в блоке упраюленяя 1 на выходе 2 формнруется сигнал, характеризуюШ.ИЙ эту раэ1;с1;5нд;ность преОбразоваиия, а также вырабатываются им-пульсы у|Стано(В1КИ всех pernicTpciB в нсхсдНОе состояние. Ло-гИчеСкая схеМа залиси и-пформации в регистр 3 второго та:кта для сторого старшего разряда 4 выполнена, в отличие от других разрядов этого регистр.а, на четьфех схемах «PI и двух схемах «ПЛИ.

В расс.м;ггр ::паемо,Л1 релОНме для разря.да 4 исходны1М Состояние м жвляетюя состояние «1, в которое он стаНа ливает ; через схемы «И о и «ПЛП 6. Выходы peiHCTpa 3 иодклю-чаютоя ко вхоД-iiM инфро-а:нал.огавого преобразователя 7 через вновь иведепный ЛОгичеокий блок 8, который и;меет для .кааддого разряда две схе.мы «И 9, объедишеилые выходам н в схему «ИЛП 10. При этом первый вход первой с.хе.мы «П в каждо.м разряде этого блока со-едннеи с единич1ным выходом соответствующего разряда регистра BTOpOtro и с HeipBbiiM входам агорой схемы «И соседнего старшего разряда этого блака. Вторые входы первых и .вторых схем «И всех разрядов соответственно объединены в общие п.ервый н второй входы блока и соединены с двумя выхоца-мн блока упра1влення. При работе преобразователя в режиме с такта1ми а,налого1вой коррекции выходы регистра 3 иодключаются к ЦАП через первые (лавые) схемы «П 9, а во втор01М режиме-через вторые (правые) схемы «П 9. Поэтому для рассматриваемого случая выход

разряда 4 подключается к ЦАП через старший узел 11 блока 8, выход старшего разряда 12 воздей1ствует ла блок 7 через схему «11 13, т. е. на вход дополиителыного разряда ПАП. младший узел 14 блака 8 управляется не от регистра 3, а с выхода /5блока -Пра1Вления /.

laiKMiM образом перед выполиение/м первого таКта преоб разова«ия на выходе 16 ЦАП уютанавлива-этся сигнал обратной даязи, по величине эквивалентный поло1вине веса младшего разряда 17 регистра 18 первого такта. Это приводит к иокуоствен.ному уменьшен-ию сигнала, преобразуамо-го преобразователем считывания 19, TaiK как ээдвивалентою сментеиню уровней сравнения всех аравнн1вающих устройств .на веладчи-ну иолоа;1ны кванта. Последнее вмосте с наличн.е1м яе.ре-крытця шкал между сосед1ии.ми та1лтам 1, вынолияемого с помощью дапол.нительиого разряда ЦАП, позволяет Н1оключить из ироцесса преобразов ання такты а-иалоговой коррекции, за.ме1НИ|.ч irx эдннм Ta KTOiM цифровой корре.кцнн в конце посл.гинего преобразо вания.

Код первого такта иреобразовання сигнала .ется в регистр 20 третьего , а затем через схемы «И бло.ка вентиле 21 нереп; сы1в,ает|ся в регистр 18 лер:вого тайта сигналом с выхода 22 блока 1, которым производится также гашение разряда 4 регистра 5 через введенные схемы «И 23 и «ПЛП 24. С/едует также заметить, что в блоке 19 .счнты15анне иараллелыюго унитарного кода с выходов сравнивающих устройств и его преобр.азование в Двоич ный выполняется гюр.азря.дно, начиная со стар1него разряда. Поэтому выхо.ды 20 соединены с входами блока 19. Это позволяет простейн1.М|М путем устранить неоднозначносгь считывания унитарного .кода, что значительно павыш-ает достоверность ре.т льтата ;(;1алого-цн(|1ровото преобразов.алия.

Аналогично вьшолняется второй raiKT иреобразовалня, перед на-чалом которого производится гашение регистра 20 и вырабатывается сигнал на выходе 15 блока /, в.ключающий через узел 14 бл.о.к.а 8 са.мый младлгнй разряд ЦАП. В результате этого на выходе 16 ЦАП формируется сигнал обратной связи, Э.лви-вал.ентный 1саду регистра 18, с добавлением ноловины кванта для второго такта преооразования. По аколь ку сигнал обратной связи вычитается в нреооразователе 19 от преобразуе.мого сигнала 25, то считывание во втором такте выполняется также при смещении уров.ней сравнения всех сравнивающих устройств на величину половины мваита.

Код результата второго такта иреобразования иереннсьивается из регистра 20 в регистр сигнало.м с выхода 26 блока /. Одиовременно с этн1М выключается сигнал н;; 1 ыходе 15 блока /.

Перед выполнение третьего такта преобразо.в. производится гашение регистра 20. Считьрвание в такте выполняется безомешен я уровней сра/вления. Результат счнтывання записывается в регистр 20.

FIoaKOvibKy в раюоматриваемо.м режиме п реобразавания вес младшего разряда регистра первого тЯКта равен весу старшего разряда регйст.ра такта и вес младшего разряда последнего равен весу старшего разряда регистра третьего такта, после окончания третьего таКта преобразоваНия выполняется TaiKT цифровой коррекции. Он заключается в там, что на выходе 27 блока / формируется силнал, цо1ступающий на входы схем «И 28, УШрлвляемые по вторым входаМ выходами старших разрядо.в регистров второго и третьего тактов. При наличии «1 в этих разрядах указанный сигнал проходит через схемы «ИЛИ 29 на счетные входы регистров перлого и второго тактов, увеличивая содержимое каждого ИЗ них «а единицу.

Общим кодом результата преобразования является код, аня1мае1Мый после такта цифровой кор|р9киии с выходов регистров 18, 3 и 20 за исключением самых старших разрядов регистров 5 и 20.

Схемы «И 30 и 31 введены для установки разряда 4 регистра 3 при работе .преобразователя в режиме с такта1 га аиалоговой коррекции.

Каждый из выполняемых режимов в предла-гаемоМ преобразователе может заканчлватыся также и на второ м такте. В этом случае для преобразователя, в котором формируются, например, три двоичных разряда за один такт, возможны следуюшие, имеюшие практическое значение, разновидности преобразований: девятиразрядное лрео бразование, выполняемое за три та.кта в первом режиме-)1аилз«1шая точность при наименьшей скорости, так КНК могут быть два такта неналоговой коррекции; семиразрядное преобразование, выполняемое за три такта во второсм режиме - скорость преобразования выше, чем у предыдущей разиовидности; шестиразрядное .преобразование, выполняемое за два такта в перво-м режиме,-юредняя скорость преобразования может оказатыся несколько выше, чем у второй раз«о1видно1сти, поскольку та:кт аналоговой коррекции может отсутствовать для целого ряда преобразований; и пятиразрядное преобразование, выполняе мое за два такта во втором режиме,-наибольшая скорость преобра.зования при наименьшей точности.

G П р с л м с т 1 3 о б р е т е н л я

Ппраллельио-последовательный трехтактный аиалог10-Ц1гфровой преобразователь, содержащий регистры первого и второго тактов, выполненные в п.чде ре(ВбрсиБиых счетчиков с логичеокИ Мн схемами записи кода на входах, преобразователь считывания с регистро-м третьего тшкта, цифро-аналоговый преобразо0ватель с дополнительным разрядом, имеющим схему «И па входе и блок управления, отличающийся тем. что, с целью расншпрения функциональных возможностей, в него введен логический блок, подключенный к входам цифроаналогового преобразователя, соответствующим разпяаа м регистра второго таКта, и содержащий в каждом разряде две схемы «И, выходы которых подключены ко входу схемы «ИЛИ, при ЭТ01М первый вход первой схемы

0 «И соединен с eдинlичнь r выходом соответствующего разряда регистра второго такта и с первым входоМ второй схемы «И более старшего разряда, вторые входы первых ишторых схем «T-i всех разрядов подключены к

5 двум вы.ходам блока управления, третий выход которого соединен с первым входом второй схемы «И самого младшего разряда логического блока, входы схемы «И дололнительного разряда цифро-аналогового преобразователя соответственно соединены со вторыми входа1ми вторых схем «И логического блока и единичным выходом старщего разряда регистра второго такта, кроме этого, логическая схема за1писл кода во второй старщий разряд ре5гистра второго такта выполнена на четырех схемах «РЬ, причем выходы пер(вой и второй, а также третьей и четвертой из которых попарно через схемы «ИЛИ подключены соответственно к единичному и нулевО.му входам

0 этого разряда, а первый и второй входы первой схемы «И соединены соответственно с единичным выходом второго старшего разряда регистра третьего такта и шиной затиси регистра второго такта, первые входы второй )

5 третьей схем «И соединены со вторыми входа ми вторых схем «И логического блока, вторые в.ходы нервых схем «И которого соединены с первыми входами четвертой схемы «И, второй вход последней и второй схемы «PI

0 соединены с шиной гашения региотра второго такта, а второй вход третьей схемы «И соединен с шиной записи регистра первого такта.