Вычислительное устройство с микропрограммным управлением Советский патент 1974 года по МПК G06F15/00 

1

Изобретение относится к области цифровой вычислительной техники.

Известны вычислительные устройства с микропрограммным управлением, содержащие арифметическо-логический блок, выходы которого через входной коммутатор соединены со входами регистра операнда, регистров общего назначения и регистра кода операций, выходы которых через выходной коммутатор соединены с первой группой входов арифметическо-логического блока, вторая группа входов которого подключена к выходам регистра операнда, а третья группа входов - к первому выходу блока управляющих сигналов, блок сопряжения с оперативным запоминающим устройством (ОЗУ), соединенный с выходным коммутатором и ОЗУ и подключенный к первому выходу блока управляющих сигналов, блок памяти микрокоманд, входы которого подключены к первому выходу блока управляющих сигналов и выходу адресного регистра, а выходы соединены со входами регистра микрокоманд, содержащего поле адреса микрокоманды, выходы которого соединены с первым входом блока управляющих сигналов, поле приема, выходы которого соединены со входами входного коммутатора, поле выдачи, выходы которого соединены со входами выходного коммутатора, поле ветвления, выходы которого соединены со вторым входом блока управляющих сигналов, и поле адреса.

Известные вычислительные устройства с микропрограммным управлением требуют большого количества оборудования для организации ветвления программ.

В предложенном устройстве указанный недостаток в значительной мере исключен.

Устройство отличается от известных тем, что в нем регистр микрокоманд содержит триггер удлинения адреса, нулевой выход которого соединен с третьим входом блока управляющих сигналов, второй выход которого соединен с первыми входами двух групп элементов «И, вторые входы первой из которых подключены к единичному выходу триггера удлинения адреса, а третьи входы - к выходу поля ветвления регистра микрокоманд. Вторые входы элементов «И второй группы подключены к нулевому выходу триггера удлинения адреса, а третьи входы элементов «И второй группы подключены к третьему выходу блока управляющих сигналов. Выходы элементов «И первой группы через первую группу элементов «ИЛИ, вторые входы которых через элементы «И третьей группы подключены ко второму выходу регистра кода операции и четвертому выходу блока управляющих сигналов, соединены со входами старших разрядов адресного регистра. Выходы элементов «И второй группы через вторую группу элементов «ИЛИ, вторые входы которых через элементы «И четвертой группы подключены ко второму выходу блока управляющих сигналов и полю адреса регистра микрокоманд, соединены со входами младших разрядов адресного регистра.

Схема вычислительного устройства с микропрограммным управлением приведена на чертеже.

Вычислительное устройство содержит арифметическо-логический блок /, ОЗУ 2, входной коммутатор 3, выходной коммутатор 4, блок управляющих сигналов 5, блок сопрял еиия ОЗУ 6, блок памяти микрокоманд 7, регистр микрокоманд 8 и адресный регистр 9. Регистр микрокоманд 8 содержит поле кода микрокоманды W, после приема //, поле выдачи 12, поле ветвления J3, поле адреса (М и триггер удлинения адреса /5. Кроме того, вычислительное устройство содержит регистр J6 oneранда, регистры 17 и 18 общего назначения, регистр кода операции, группы элементов «И 20-23 и группы элементов «ИЛИ 24 и 25.

Вычислительное устройство оперирует над числами и командами, которые выбираются из ОЗУ5 и через блок сопряжения с ОЗУ б, выходной коммутатор 4, арифметическо-логический блок / и входной коммутатор 3 помещаются в регистр операнда М, регистры общего назначения /7 и /S или регистр кода операции ./5.

Очередная микрокоманда, адрес которой находится в адресном регистре 9, выбирается из блока памяти микрокоманд 7 в регистр микрокоманд в, выполняется в вычислительном устройстве и образует адрес следующей микрокоманды в адресном регистре .9.

Выполнение микрокоманды определяется содержимым регистра микрокоманд S. При этом поле кода микрокоманды 10 управляет блоком управляющих сигналов i5 и определяет тип выполняемой микрокоманды. Блок управляющих сигналов вырабатывает управляющие сигналы для выполнения арифметических и логических операций, операций сдвига и передач информации между регистрами 17, -IS, 19 и -IB, управляет работой блока сопряжения с ОЗУ 6, а также формирует управляющие и синхро 1изирующие сигналы для работы блока памяти микрокоманд 7 и адресного регистра 9. Поле приема // регистра микрокоманд 3 содержит номер регистра, в который принимается информация, и управляет входным коммутатором 3. Поле выдачи 12 регистра микрокоманд 5 содержит номер регистра, содержимое которого участвует в операции, и управляет выходным коммутатором 4. При выполнении микроопераций, в которых участвуют два числа, одно из чисел всегда берется из регистра 16.

Таким образом, в одной микрокоманде информация из регистра может быть преобразована в соответствии с кодом микрооперации, и результат передан в другой или тот же регистр.

После выполнения текущей микрокоманды необходимо либо выполнить безусловный переход к следующей микрокоманде, либо по результату выполнения микрокоманды или другим признакам выполнить ветвление микропрограммы на два или более пути.

Поле ветвления 13 регистра микрокоманд 8 определяет признак ветвления при необходимости ветвления микропрограммы. Поле адреса 14 регистра микрокоманд в определяет младшие разряды следующей микрокоманды. Триггер удлинения адреса JS управляет образованием адреса следующей микрокоманды (работа его описана ниже).

После выборки команды из ОЗУ 2 ее код операции передается в регистр 19. Затем выполняется микрокоманда передачи кода операции в адресиый регистр 5, в который блок управляющих сигналов 5 вырабатывает сигнал на шине начальной установки адреса 26 и код операции через группу элементов «И 20 и группу элементов «ИЛИ 24 передается в старшие разряды адресного регистра 9. При этом младщие разряды адресного регистра гасятся. Таким образом, после передачи кода операции в адресный регистр 9 начинает выполняться первая микрокоманда из зоны блока памяти микрокоманд 7, отведенной для выполнения данной команды. Младшие разряды адреса следующей микрокоманды образ ются путем передачи поля адреса 14 регистра микрокоманд 8 в младшие разряды адресного регистра & при возбуждении шины текущей установки адреса 27 блока управляющих сигналов 5. Эти передачи осуществляются через группы элементов «И 22 и элементов «ИЛИ 25.

Если после выполнения текущей микрокоманды необходимо ветвление по какому-либо признаку, то в поле ветвления JS регистра микрокоманд 8 записывается соответствующий код, а в триггере удлинения адреса i/i5 устанавливается «О.

При этом блок управляющих сигналов 5 выт)абатывает на шине ветвления адреса (25 соответствующий код, который через группы элементов «И 23 и элементов «ИЛИ -25 передается в младщие разряды адресного регнстра 9.

Если после выполнения микрокоманды ветвление не требуется, то в поле ветвления 13 записываются старшие разряды адреса следующей микрокоманды, в поле адреса 14 - младщие разряды, а триггер удлинения адреса 15 устанавливается в «1. При этом информация из поля ветвления 13 регистра микрокоманд 5 через группы элементов «И и элементов «ИЛИ 24 переписывается в старшие разряды адресного регистра 9. Таким образом, при отсутствии ветвления текущая микропрограмма может перейти в зону, отведенную для выполнения другой команды, которая использована неполностью, и дополнена микропрограммой выполнения текущей микрокоманды.

П р е д M; е т изобретения

Вычислительное устройство с микропрограммным управлением, содерл ащее арифметическо-логический блок, выходы которого через входной коммутатор соединены со входами регистра операнда, регистров общего назначения и регистра кода операций, выходы которых через выходной коммутатор соединены с первой группой входов арифметическо-логического блока, вторая группа входов которого подключена к выходам регистра операнда, а третья группа входов - к первому выходу блока управляющих сигиалов, блок сопряжения с оперативным запоминающим устройством, соединенный с выходным коммутатором и оперативным запоминающим устройством иподключенный к первому выходу блока управляющих сигналов, блок памяти микрокоманд, входы которого подключены к первому выходу блока управляющих сигналов и выходу адресного регистра, а выходы соединены со входами регистра микрокоманд, содержащего поле адреса микрокоманды, выходы которого соединены с первым входом блока управляющих сигналов, поле приема, выходы которого соединены со входами входного коммутатора, поле выдачи, выходы которого соединены со входами выходного коммутатора, поле ветвления, выходы которого соединены со вторым

входом блока управляющих сигналов, и поле адреса, отличающееся тем, что, с целью экономии оборудования, в нем регистр микрокоманд содержит триггер удлинения адреса, нулевой выход которого соединен с третьим входом блока управляющих сигналов, второй выход которого соединен с первыми входами двух групп элементов «И, вторые входы первой из которых подключены к единичному выходу триггера удлинения адреса, а третьи входы - к выходу поля ветвления регистра микрокоманд, вторые входы элементов «И второй группы подключения к нулевому выходу триггера удлинения адреса, а третьи входы элементов «И второй грунпы подключены к третьему выходу блока управляющих сигналов, выходы элементов «И первой грунпы через первую группу элементов «ИЛИ, вторые входы которых через элементы «И третьей группы подключены ко второму выходу регистра кода опраций и четвертому выходу блока управляющих сигналов , соединеиы со входами старших разрядов адресного регистра, выходы элементов «И второй грунны через вторую грунпу элементов «ИЛИ, вторые входы которых через элементы «И четвертой группы подключены ко второму выходу блока управляющт1Х сигиалов и полю адреса регистра микрокоманд, соедннены со входами младших разрядов адресного регистра.