Устройство для сопряжения центрального процессора с группой арифметических процессоров Советский патент 1987 года по МПК G06F13/00 

1

1288704

Изобретение относится к вычислительной технике и может быть использовано при построении высокопроизводительных вычислительных систем (ВС) в качестве средства сопряжения цент- рального процессора (ЦП) с арифметическими процессорами (АЦ).

Цель изобретения - повьппение производительности вычислительной системы за счет обеспечения распаралле- ливания вычислительного процесса.

На фиг.1 представлена блок-схема устройства; на фиг,2 - блок-схема ЦП; на фиг.З. - блок-схема АП; на фиг.4 - схема блока памяти; на фит.5 блок-схема регистрации возврата в программу; на фиг.6 - схема блока формирования последовательности функций; на фиг,7 - блок-схема регистра кода операции; на фиг.8 - блок-схе- ма регистра, номера; на фиг.9 - блок-схема регистра адреса; на фиг.10 - схема блока микропрограммного управления; на фиг.11 - временная диаграмма перехода в основную программу.

Устройство содержит (фиг.1) ЦП 1, АЛ 2, регистр 3 возврата в программу, блок 4 памяти, регистр 5 кода операции, регистр 6 адреса, блок 7 формирования последовательности функций, элемент ИЛИ 8, регистры 9 номера, первьй элемент И 10, триггер 11, дешифратор 12, второй элемент И 13, блок микропрограммного управ- ления (БУ) 14, шину 15 адреса,шину 16 данных, выход Чтение 1Щ (Чт ЦП) 17, выход Запись ЦП (Зп ЦП) 18, вход Готовность ЦП (Гт ЦП) 19, вход Запрос захвата ЦП (ЗЗх ЦП) 20, выход Подтверждение захвата ЦП (ПЗх ЦП) 21, вход Код операции АИ (КО АП) 22, выход Неисправность АП (Не АП) 23, вход Выборка кристалла АП (ВК АП) 24, вход Чтение АП (Чт АП) 25, выход Запись АП (Зп АП) 26, выход Конец выполнения АП (KB АП) 27, вход Запуск АП 28, вход разрешения выборки внешней памяти программы (РВв ПП) 29, вход записи ВШТ (Зп ВШ1) 30, вход Чтение ВПП (Чт ВПП) 31.

В качестве ЦП 1 в устройстве може быть применен, например, микропроцессор (МП). ЦП 1 (фиг,2) содержит бу- фер 32 адреса, буфер 33 данных,блок 34 регистров, внутреннюю магистраль 35, арифметикологическое устройство 36, блок 37 управленияi блок

5

0 5 0 5 0

5

438 управления обменом, блок 39 синхронизации.

АП 2 (фиг.З) содержит операционный блок 40, сумматор 41, блок 42 управления, первую комбинационную схему 43, триггер 44 неисправности, счетчик 45 ошибок, вторую комбинационную схему 46.

Блок 4 памяти Сфиг.4) содержит первьй 47 и второй 48 коммутаторы, шинный формирователь 49, элемент НЕ 50, группу элементов И 51, элемент ИЛИ 52, ассоциативное запоминающее устройство (АЗУ) 53, состоящее из дешифратора 54, регистров 55, элементов 56 сравнения, шифратЬра 57, оперативного запоминающего устройст- ва (ОЗУ) 58,

Регистр 3 возврата в программу (фиг.5) содержит 59 и второй 60 элементы И, элемент НЕ 61, многорежимный буферньй регистр (МБР) 62.

Блок 7 формирования последовательности функций (фиг.6) содержит регистры общего назначения (РОИ) 63. первьш элемент И 64, первьй 65 и второй 66 элементы задержки, второй элемент И 67, первЬй 68 и второй 1б9 счетчики, первьй 70 и второй 71 элементы НЕ, элемент 72 сравнения, триггер 73, третий и четвертьй элементы И 74.

Регистр 5 кода операции (фиг.7) содержит элемент НЕ 75, МБР 76,-элемент 77 задержки, элемент И 78.

Регистр 9 номера (фиг.8) содержит регистр 79, элемент 80 задержки, элемент И 81.

Регистр 6 адреса (фиг.9) содержит первьй 82 и второй 83 и третий 84 элekeнты задержки, элемент И 85, первьй 86, Второй 87, третий 88 и четвертьй 89 счетчики, первую 90 и вторую 91 буфернь1е схемы, четвертьй 92 и пятьй 93 элементы задержки, элемент И-ИЛИ 94.

БУ 14 (фиг, 10) содержит памят ь 95 микрокоманд, регистр 96 микро- (РМК), счетчик 97 микрокоманд, первьй элемент И 98, второй и третий элементы И 99, элемент И 100, триггер 101, генератор 102 тактовых импульсов, пятьй и шестой элементы И 103, седьмой элемент И 104, элемент И-ИЛИ 105, второй триггер 106, элемент ИЛИ 107, элемент НЕ 108.

В основе построения предлагаемого устройства лежит принцип модульного представления программного и аппаратного обеспечения ВС, Под модулем (программным или аппаратным) понимается объект, обладающий функциональной завершенностью, реализую- 5 щей конечное число функций соответственно программным или аппаратным путем.

В устройстве в качестве аппаратного модуля используется АЛ, кото- Ш рый, в случае реализации нескольких вычислительных операций, выступает как многофункциональный аппаратный модуль. При этом для обработки информации АЛ должен получить входные 5 данные той или иной операции и код операции в соответствии с требованиями алгоритма решаемой задари. По окончании процесса вычисления АП: выдает обработанные данные как ре- 20 зультаты. Как правило, АП подключаются к 1Щ в качестве дополнительных периферийных устройств, функционирование которых происходит по инициативе и под управлением ЦП.

Программные модули оформляются в виде подпрограмм, представляющих единый механизм, которому передаётся управление программой и от кото- рого возвращается управление про- 30 грамме. Подпрограмма также должна получить.некоторые входные данные и выдать результаты. Обращение к подпрограмме осуществляется путем указания ее имени в команде вызова под- 35 программы. Р1мя подпрограммы (метка в поле ассемблерной строки) ассоциируется с адресом той ячейки памяти, в которой размещается первый байт команды подпрограммы. Выход из под- 40 программы происходит по команде возврата, являющейся заключительной командой подпрограммы.

Следует подчеркнуть, что устройст- 45 во используется в ВС, в которых об- , ен данными производится через программную память, т.е. доступ к данным возможен всем обрабатывающим моулям системы.50

Предлагаемое устройство в состае ВС осуществляет перехват и пеедачу в АП 2 тех арифметических ункций, на эффективное выполнение оторых ориентированы АП 2 и которые 55 однопроцессорной системе реализуг- тся программными средствами, с оследующей передачей входных данных АП 2,и выдачей результатов в нужную

область ЦП. Устройство делает возможным распараллеливание вычислительного процесса на заданном классе з.адач

Для пояснения принципа действия устройства необходимо предварительно рассмотреть организацию составляющих его блоков. Центральным блоком устройства является блок А памяти (фиг.4), предназначенный для определения конфигурации ВС. Блок 4 построен в виде памяти/каталога на основе АЗУ и функционирует в двух режимах: настройки и рабочем.

В режиме настройки блока 4 производится формирование коммутационной матрицы ВС из меток аппаратно-реали- зуемых функций и информационно-управляющих слов АП 2. При этом в регистры 55 записывают метки подпрограммы, имеющие эквивалентную реализацию в аппаратном исполнении на АП 2, а в ячейки ОЗУ 58 - информацию, необходимую АП 2 для обработки функций и обмена с ПП: начальные адреса входных данных,начальные адреса выходных данных, код операции, номер АП, длину обрабатываемого слова (например, в байтах), длину результата. Запись производится под управлением ЦП 1, причем таким образом, что имеет место взаимно однозначное соотношение между меткой К-й подпрограммы, помещаемой в К-й регистр 55, и содержи- мым К-й ячейки ОЗУ 58. Изменяя определенным образом разрядность полей ОЗУ 58, а также объем АЗУ 53 в целом, можно получить требуемое количество аппаратно-реализуемых функций в АП 2, включаемых в ВС, а также необходимую длину обрабатываемых слов.

Запись в К-й регистр 55 и К-ю ячейку ОЗУ 58 осуществляется следующим образом.

На шину 15 адреса ЦП 1 устанавли- вает адреса, соответствующие К-му регистру 55 и К-й ячейке ОЗУ 58,на шину 16 данных подаются метка К-й подпрограммы и соответствующие начальный адрес входных данных, начальт ный адрес выходных данных, код К-й операции, номер АП, длина входного слова, длина выходного слова. Сигналом с выхода Зп ЦП 18 происходит переключение первого коммутатора 47, второго коммутатора 48 и шинного формирователя 49 в режим настройки, При этом шина 15 адреса коммутируется с дешифратором 54 и адресными входами ОЗУ 58, шина 16 данных коммутируется с регистрами 55 и йнформа-. ционными входами-выходами ОЗУ 58, Этим же сигналом с выхода Зп ЦП 18 производится запись К-й метки под- программы в К-й регистр 55 {дешифратор 54 открывает входы К-го регистра 55) и соответствующей информации в К-ю ячейку ОЗУ 58 (сигнал с выхода Зп ЦП 18 поступает на вход Запись и Разрешение выборки ОЗУ 58), Осуществляя перезапись коммутационной матрицы, можно переориентировать устройство на обработку требуемого количества прикладных программ,

.Процесс настройки блока 4 значительно упрощается в связи с требованиями к оформлению спецификаций для каждой подпрограммы, В этих спецификациях указывается, где находятся данные (адреса входных данных), обрабатываемые подпрограммой; где размещены результаты (адреса выходных данных), полученные при выполнении подпрограмм.

Кроме того, во многих ассемблерах имеются специальные средства, облегчающие работу программиста с подпрограммами. Ассемблер, дает возможность транслировать подпрограмму отдельно. Затем он собирает информацию обо все ссылках на подпрограмму в основной программе и передает ее специальной программе-загрузчику, которая заменяет эти ссылки адресами,

В рабочем режиме блока 4 второй коммутатор 48 подключает шину 15 адреса к информационным входам регистров 35 и первым входам (входам А) элементов 56 сравнения. Выходы шифратора 57 в рабочем режиме открыты, По .скольку вторые входы (входы В) элементов 56 сравнения соединены с выходами регистров 55, то при поступлении на первые входы элементов 56 сравнения с шины 15 адреса кода, равного содержимому К-го регистра 55, на выходе К-го элемента 56 сравнения появляется сигнал, который поступает на прямой вход одного из элементов И 51, Если на инверсном входе этого же К-го элемента И 51 нет сигнала с выхода Не АП 23, то сигнал с К-го элемента 56 сравнения переклю чает элемент ИЛИ 52 в единичное состояние. Сигнал с К-го элемента 56 сравнения поступает также на один из

входов шифратора 57, на выходе которого устанавливается код,, соответ- ствующий адресу К-й ячейки ОЗУ 58, Сигнал с выхода элемента РШИ 52 производит переключение первого коммутатора 47 и шинного формирователя 49 таким образомJ что они подключают соответственно выходы -шифратора 57 с адресными входами ОЗУ 58 и информационные входы-выходы ОЗУ 58 с

входом блока 7, Этот же сигнал с выхода элемента ИЛИ 52 подается на вход Чтение и Разрешение выборки ОЗУ 58, чем чэсуществляется выборка содержимого К-й ячейки ОЗУ 58 в блок 7, Расчеты показьшают, что времени, в течение которого на шине, 15 адреса присутствует адрес ячейки ЦП (для МП К580 в течение 1-3 тактов,равных

1,5 МКС при тактовой частоте 2 МГц), достаточно для вьшвления обращения к аппаратно-реализуемой функции и выборки содержимого К-й ячейки ОЗУ

58в блок 7,

Таким образом, после настройки блок 4 памяти содержит метки аппарат- но-реализуемых фуйкх ий и информационно-управляющие слова АЦ 2, что фиксирует конфигурацию ВС,

Остальне узлы устройства несут следующую функциональную нагрузку, В процессе обработки информации в ВС устройство выявляет обращение к аппаратно-реашизуемым функциям, передает их в соответствующие АП 2 и осу- ш,ествляет обратный переход, в основную программу,

Организация аппаратного перехода в основную программу происходит,следующим образом. Сигнал с выхода элемента ИЛИ 52 доступает на инверсный вход первого элемента И 59 регистра 3 (фиг,5), Прямой вход элемента И

59соединен с выходом ВС, управляющим разрешением выборки ПП (обычно это 15-й разряд шины 15 адреса), В результате происходит блокировка ВПП, А при появлении сигнала с выхода Чт ЦП 17 на шину J6 данных поступает код команды выхода из подпрограммы из МБР 62, внутри которого код команды появляется- при йключении питания на

устройство. Сброс блокировки ВПП и команды выхода из подпрограммы происходит при исчезновении сигнала с вьбсода элемента ИЛИ 52. Временная диаграмма (фиг,11) поясняет организацию

аппаратного перехода в основную программу.

Следует отметить, что АЗУ 53, выполненное на современной элементной базе, имеет очень малое время срабатывания (порядка 50-70 не), что позволяет в 1-3 тактах машинного цикла МП произвести необходимые действия для перехода в основную программу.

При распараллеливании вычислительного процесса, когда К-й АИ 2 обра- батьшает функцию, а ЦП 1 йыполняет, основную программу, может возникнуть очередное обращение к аппаратно-ре- ализуемой функции, которое потребу-

ет доступ к Соответствующему АП 2. В этом случае необходимо формировать очередь аппаратно-реализуемых функ-

ции, которая потребует доступ к соответствующему АП 2. В этом случае необходимо формировать очередь аппаратно-реализуемых функций, что обеспечивается этим устройством.

Основным блоком, используемым для распараллеливания вычислительного процесса, является блок 7 (фиг.6), выполненный по прицнипу памяти магазинного типа на базе, например, БИС РОН 63, БИС РОН 63 является двухадресной памятью общего назначения, путем наращивания которой можно до- биться требуемой разрядности храимой информации. Наличие двух независимых адресных и информационных входов в БИС позволяет в асинхронном ежиме осуществлять запись (по первому входу) и чтение (по второму. входу) необходимой информации. При появлении сигнала с выхода элемента ИЛИ 52 на входах Запись. (Зп) и Разрешение выборки (РВ) РОН 63 разрешается запись начального адреса входных данных, начального адреса выходных данных, кода операции, номера АП, длин слов с выхода шинного формирователя 49 в РОН 63 по адресу, определяемому первым счетчиком 68. Тем самым формируется очередь айпаратно-реализуемых ункций, А при наличии сигналов из ВУ 14 на входах РОН 63 Чтение (Чт) и РВ осуществляется выборка содержимого РОН 63 (очереди аппаратно-реализуемых функций) по адрет- су, указанному вторым счетчиком 69, в регистре 5 - кода операции, в регистре 6 - адресов и длин слов.

в регистре -9 - номера АП. Соответствующим образом функционирует и триггер 73: при записи его единич- ньй выход устанавливается в единич- ное состояние, нулевой - в нулевое, а при чтении - наоборот единичный выход устанавливается в нулевое состояние, нулевой - в единичное.

При подаче питания на устройство производится сброс (обнуление) счетчиков 68, 69 и триггера 73, После каждого обращения (записи или чтении) вначале происходит обращение

к РОН 63 по старому адресу, а затем наращивание адреса на единицу (элементы 65 и 66 задержки имеют задержку на время выборки содержимого одного регис-тра) . После адресации к

последнему регистру происходит сброс соответствующего счетчика в нуль.

На выходе элемента 72 сравнения единичный сигнал устанавливается в двух случаях, когда очередь функций пуста и когда очередь переполнена, В первом случае исчезает сигнал на выходе четвертого элемента И 74 (соответственно и на входе БУ 14), на единичном входе триггер 101 (фиг,10),

после чего происходит останов БУ 14, Во втором случае этот сигнал с выхода третьего элемента И 74 поступает на вход элемента ИЛИ 8 (фиг,1) и затем на вход ЗЗх ЦП 20, тем самым ;

приостанавливая выполнение основной программы ВС, Таким образом, длина очереди функций связана с глубиной памяти магазинного типа, которая определяется характером алгоритма и составом аппаратных средств ВС,

Сигнал из БУ 14, поступающий на входы Чт, РВ РОН 63, поступает также на входы регистров 5 и 9. Этот сиг- 5 нал вначале обнуляет содержимое МБР 76 (фиг.7) и регистра 79 (фиг.8), Элементы 77 и 80 задержки имеют задержку на время сброса МБР 76 и регистра 79. Затем сигнал поступает

JQ на их входы С, чем разрешается запис кода операции в МБР 76 и номера АП в регистр 79 по информационным входам с выхода блока 7, Сигнал из БУ 14, поступающий на вход элемента НЕ

75f открывает выходы регистра 5, в результате чего содержимое последнего подается на вход КО АГТ 22, Содержимое регистра 79 (номер АП 2) подается на вход дешифратора 12,

Предлагаемое устройство позволяет гибко наращивать структуру ВС арифметическими процессорами с передачей им соответствующих функций. Для связи с остальными АП 2 соответствующие выводы дешифратора 12 (,фиг.1) соединены с их входами ВК АП 2,4. Сигналы и информация, необходимые для функционирования- остальных АП выведены из устройства на соответствующие входы-выходы АП 2 (на фиг.1 выводы показаны в виде косых линий на общую шину). Инициализация конкретно - го АП 2 определяется содержимым РН .9 (номер АП 2).

Сигнал из БУ 14, поступающий на ;входы Чт, РВ РОН 63, поступает также на вход регистра 6 (на элемент 82 задершси и элемент И 85,фиг.9). При этом вначале производится обнуление счетчиков 86 - 89, затем запись данных в них с выхода блока 7 по информационным входам. Элемент 82 задержки имеет задержку на время сброса (обнуления) счетчиков 86 -89 В первый счетчик 86 записывается начальный адрес входных данных, во второй счетчик 87 - начальный адрес выходных данных, в третий счетчик 88 - длина входных данных, в четвертый счетчик 89 - дпина выходных данных. При поступлении сигналов из БУ 14 (с выхода первой группы элементов И 99) открываются буферные схемы 90 и 91 с тремя состояниями. При этом содержимое первого счетчика 86 или второго счетчика 87 поступает на шину 15 адреса. При отсутствии сигналов из БУ 14 буферные схемы 90 и 91 находятся в состоянии высокого сопротивления. Элементы 83 и 84 задержки (с задержкой на время выборки содержимого счетчиков 86 - 89) передают сигналы на счетные,входы счетчиков 86 - 89 после выборки их содержимого. Таким образом, при каждом обращении к счетчикам их содержимое увеличено на единицу (для счетчиков 86 и 87) и уменьшено на единицу (для счетчиков 88 и 89). При равенстве нулю содержимого счетчиков 88 и 89 на их выходах появляется сигнал, поступающий через элемент И-ИЛИ 94 на вхо узла 98 БУ Т4, чем прекращается обращение к ВПП. Элементы 92 и 93 задержки имеют задержку на время выборки очередной микрокоманды из памяти 95 микрокоманд (фиг.10).

Управляет работой всех блоков устройства в активном режиме БУ 14 (фиг. 10). В качестве синхронизирующего элемента БУ использует двухтактный генератор 102 импульсов, синхросигналы с которого поступают на узлы БУ после появления сигнала с выхода блока 7 (второго элемента- И группы элементов И 74, фиг.6), на единичный

вход триггера 101. Этот сигнал означает, что очередь аппаратно-реали- зуемых функций не пуста. С выхода элементов И 103 тактовые импульсы поступают: первый - на вход Разрешение записи регистра 96 и элементы И 99, второй - на элемент 104. По первому синхроимпульсу производится запись и выдача управляющих сигналов из регистра 96, на внутренние узлы БУ

и узлы устройства. По второму син- .хроимпульсу происходит прибавление единицы к содержимому счетчика 97 :и выборка микрокоманды из памяти 95 микрокоманд. Причем первоначальный

сброс счетчика 97 производится при включении питания на устройство.

На вход БУ поступают также сигналы с выходов ПЗх ЦП 21, регистра

6, блока 7, KB АП 27, определяющие время выборки очередной микрокоман- ды. В БУ используется система с жесткой .последовательностью микрокоманд в унитарных кодах (каждому разряду

микрокоманды сопоставляется управляющий сигнал БУ 14). Работу БУ поясняет таблица, представляющая собой последовательность и кодировки микрокоманды М12 (расшивку), находящихся в памяти 95 микрокоманд.

Разряды МК поступают: ХО на узел 98; XI на единичные входы триггера 11 и триггера узла 98; Х2 на нулевой

вход триггера узла 98;-ХЗ на входы регистра 5, регистра 6, блока 7, регистра 9 ( чтение РОН 63); Х4 на вход дешифратора 12; Х5 на вход второго элемента И группы элементов

И 99 (входы Чт ПП 31, регистра 6); Х6 на входы регистра 5, Запуск АП 28; Х7 на вход первого элемента И группы элементов И 99 (Зп ПП 30, регистр 6); Х8 на вход счетчика 97 и

вход элемента И 100.

При наличии единицы в нулевом разряде МК БУ находится в режиме Ожидание до прихода одного из внешних сигналов на узел 98. При нулевом соII

стоянии этого разряда в очередном такте производится прибавление единицы в счетчик 97 и выборка очередной МК из памяти 95 микрокоманд в регистр 96.

1. Устройство для сопряжения центрального процессора с группой арифметических процессоров, содержащее блок микропрограммного управления, регистр возврата в программу, блок памяти, регистр кода операции, регистр адреса, дешифратор, регистр

БУ 14 работает следующим образом.

При включении питания на устройство на выходе регистра 96 появляется

нулевая МК. Нулевая МК устанавливает-jo номера, триггер, элемент ИЛИ, два ся на выходе регистра 96 после каждо- элемента И, причем вход чтения ре- го цикла работы БУ, равного обработке одной функции в АП 2. При поступлении сигнала от блока 7 (с выхода второго элемента И группы элементов И 74) на единичный вход триггера 101 на выходе регистра 96 появляется первая МК, которая производит чтение содержимого одного из РОН 63 в соответствующие блоки устройства: кода операции в регистр 5, начальные адреса данных и длин слов в регистр 6, номер АИ в регистр 9. При появлении сигнала от блока 7 (с выхода элемен

20

30

гистра возврата в программу подключен к выходу чтения центрального процессора, первый информационный J5 выход блока памяти соединен с входом записи регистра возврата в программу и подключен к входу готовности центрального процессора, выход элемента ИЛИ подключен к входу запро-- са захвата центрального- процессора, первый вход логических условий блока микропрограммного управления подключен к выходу подтверждения.захвата центрального процессора, инфорта И 67) на входе узла 98 производит 25 „ационный выход регистра кода операции подключен к входам кода операции арифметических процессоров группы, вход чтения блока памяти подключен к выходам неисправности арифметических процессоров группы, выход дешифратора соединен с первыми входами первого и второго элементов И и подключен к входам выборки арифметических процессоров группы, выходы пер- 35,вого и второго элементов И подключены соответственно к входам чтения и

записи арифметических процессоров группы, второй вход логических условий блока микропрограммного управления подключен к выходам конца вьтол- нения операции арифметических процес- соров группы, первый выход блока микропрограммного управления Соединен с входом чтения регистра кода операции и подключен к входам эапу- ска арифметических процессоров группы, первый информационный вход блока памяти подключен к информационному входу-выходу центрального процессора, информационному входу-выходу внешней памяти программ и информационным входам-выходам арифметических процессоров группы, информационный

ся выборка второй МК, по которой переключаются в единичное состояние триггер 11 и триггер узла 98, что соответствует запросу захвата шин ;Щ1 1. Сигнал с выхода ПЗх ЦП 21 производит, выборку третьей МК, по которой сбрасывается в нуль триггер узла 98 и осуществляется передача данных из ВПП в соответствующий АП 2. Появление сигнала от регистра 6 (с выхода элемента И-ИЛИ 94) свидетельствует об окончании пер.е- дачи входных данных в АП 2 и производит выборку четвертой МК, с помощью которой происходит запись в АП 2 кода операции и запуск процесса вычисления функции в АП 2. Затем БУ ожидает окончание вычисления этой функции в АП 2 - выполняется пятая МК. При появлении сигнала с выхода KB АП 27 происходит выборка шестой МК, по которой БУ вновь производит запрос захвата шин ЦП 1. Сигнал с выхода ПЗх ЦП 2 Г производит выборку седьмой МК, с помощью которой осуществляется выдача результата вычисления из АП 2 в ВПП. Сигнал с выхода регистра 6 прекращает передачу данных и выбирает восьмую МК, которая сбрасывает в нуль счетчик 97, и, если нет сигнала с выхода блока 7 - триггер 101, что останавливает БУ. В противном случае цикл повторяется.

40

45

50

вход регистра возврата в программу, 55 первый информационный выход регис - ра адреса, адресный вход блока памяти подключены к адресному выходу центрального процессора и адресному входу внешней памяти программ, второй

Формула

12

3 о б р е т

е и и я

1. Устройство для сопряжения центрального процессора с группой арифметических процессоров, содержащее блок микропрограммного управления, регистр возврата в программу, блок памяти, регистр кода операции, регистр адреса, дешифратор, регистр

номера, триггер, элемент ИЛИ, два элемента И, причем вход чтения ре-

jo

20

J5

30

25 35

40

45

50

вход регистра возврата в программу, первый информационный выход регис - ра адреса, адресный вход блока памяти подключены к адресному выходу центрального процессора и адресному входу внешней памяти программ, второй

информационный выход регистра возврата в программу подключен к входу разрешения выборки внешней памяти программ, второй выход блока микропрограммного управления соединен с первым входом чтения регистра адреса, вторым входом второго элемента И подключен к входу чтение внешней памяти программ, третий вьпсод блока

микропрограммного управления соединен JO блока формирования последовательно

л и - целью

с вторым входом чтения регистра адреса, вторым входом первого элемен-- та И и подключен к входу записи внешней памяти программ, при этом четвертый выход блока микропрограм- много управления соединен с входами записи регистра номера, регистра кода операции и регистра адреса, второ информационный выход регистра адреса соединен с нулевым входом триггера и третьим входом логических условий блока микропрограммного управления, пятый выход которого соединен с единичным входом триггера, выход которого соединен с первым входом элемента ИЛИ, шестой выход блока микропрограммного управления соединен с тактовым входом дешифрато ра, информационный вход которого соединен с выходом регистра номера, о т чающееся тем, что, с повышения производительности, в него введен блок формирования последовательности функций, причем второй вход элемента ИЛИ соединен с выходом запроса блока формирования последовательности функций, группа выходов запуска которого соединена с группой входов логических условий блока микропрограммного управления, четвертый выход которого соединен с входом

чтения блока формирования последовательности функций, информационный вход которого соединен с вторыми информационными выходами блока памяти, первый информационный выход которого соединен с входом записи блока формирования последовательности функций, информационный выход которого соединен с информационными входами регистра адреса, регистра номера и регистра кода операции,причем блок формирования последовательности функций содержит регистр,два счетчика, триггер, два элемента задержки, элемент сравнения, четыре элемента И, два элемента НЕ, причем информационньй вход регистра является информационным входом блока фор

мирования последовательности функций, вход первого элемента НЕ соединен с входом первого элемента задержки, с первым входом первого элемента И и является входом записи блока формирования последовательности функций, второй вход первого элемента И соединен с первым входом второго элемента И и является входом чтения

0

5

0

5

5

0

5

сти функций, информационньй выход регистра является информационным выходом блока формирования последовательности функций, выход третьего элемента И является выходом запроса блока формирования последовательности функций, выходы второго и четвертого элементов И образуют группу выходов запуска блока формирования последовательности функций, при этом в блоке - формирования последовательности функций выход первого элемента НЕ соединён с входом записи регистра первый адресный вход которого сЬединен с первым входом элемента сравнения и с выходом первого счетчика, счетный вход которого соединен с выходом первого элемента задержки и единичным входом триггера, единичньй выход которого соединен с первым входом тре тьего. элемента И, второй вход которого соединен с выходом элемента сравнения и с первым входом четвертого элемента И, второй вход которого соединён с нулевым выходом триггера, нулевой вход которого соединен с выходом второго элемента задержки и со счетным входом второго счетчика, выход которого соединен с вторым входом элемента сравнения и вто1)ым адресным входом регистра, вход чтения которого соединен с выходом второго элемента НЕ, вход которого соединен с выходом первого элемента И, с входом второго элемента задержки и вхо- Дом второго элемента И,

2. Устройство по п.1, отличающееся тем, что блок мик-

ропрограммного управления содержит память микрокоманд, регистр микрокоманд, счетчик микрокоманд, два триггера, генератор импульсов, элемент И-ИЛИ, семь элементов И, элемент ИЛИ, элемент НЕ, причем первый вход первого элемента И является первым входом блока, первый и второй входы элемента И-ИЛИ являются вторым и третьим входами блока соответственно, третий вход sneMenfa И-ИЛИ и единичный вход первого триггера образуют группу, входов блока первый, второй, третий выходы регистра микрокоманд образуют первый, четвертый,шестой выходы блока соответственно, выходы второго и третьего элементов И являются вторым и третьим выходами блока управления соответственно, четвертый выход регистра микроко111анд соеди- йен с единичным входом второго триггера и является пятым входом блока, при этом в блоке единичный вход первого триггера соединен с первым входом четвертого элемента И, звыход ко- торого соединен с нулевым входом первого триггера, выход которого соединен с первым вхбдом пятого элемента И И первьы входом шестого элемента И, второй вход которого соединен с пер- вым выходом генератора импульсов, второй выход которого соединен с вторым входом пятого элемента И, выход которого соединен с первыми входами второго и третьего элементов И и вхо- дом записи регистра микрокоманд, пятый выход которого соединен с вторым входом четвертого элемента И и нулевым входом счетчика микрокоманд, выход которого соединен с адресным входом памяти микрокоманд, информационный выход которого соединен с информационным входом регистра микрокоманд, шестой выход которого соединен с нулевым входом второго триггера, выход которого соединен с вторым входом первого элемента И, выход которого соединен с четвертым входом элемента И-ИЛИ, выход КОТОРОГО соединен с первым входом элемента ШШ, выход которого соединен с первым входом седьмого элемента И, выход которого соединен со счетным входом счетчика микрокоманд, второй вход эл емента ИЛИ соединен с выходом элемента НЕ, вход которого соединен .с пятым, щестым, седьмым, восьмым входами элемента И-ИПИ и с седьмым выходом регистра микрокоманд,восьмой и девятый выходы которого соединены с вторыми входами второго и третьего элементов И соответственно, выход шестого элемента И соединен с вторым входом седьмого элемента И.

I

В программную память К другим

/4 Фиг.1

Фие,.2.

Фиг.6

95

96

т

W3

106

+/

Изобретение относится к области вычислительной техники и может быть использовано при построении высоко- производительньпс вычислительных систем в качестве средства сопряжения центрального процессора с арифметическими процессорами.Основной задачей изобретения является повышение производительности вычислительной системы за счет обеспечения распараллеливания вычислительного процесса.Устройство состоит из блока управления, блока формирования последовательности функций, блока памяти, регистра возврата в программу, регистра кода операции, регистра адреса, регистра номера, дешифратора, триггера, элемента ИЛИ, двух элементов И. 1 з.п. ф-лы, 11 ил., 1 табл. (Л