Реверсивный двоичный счетчик Советский патент 1974 года по МПК H03K27/00 

1

Предлагаемое устройство относится к области автоматики и вычислитель шй техники, где может быть использовано для построения различных автоматических и вычислительных блоков (подсчет количества производимой продукции, .построение различных узлов цифровых вычислительных машин и т. п.).

В известных cxeiMax реверсивных двоичных счетчиков количество оборудования увеличивается пропорционально количеству разрядов счетчика.

Цель изобретепия - построение простой схемы реверсивного двоичного счетчика большой емкости, оборудование которого практически не зависит от количества разрядов.

Это достигается путем выполнения схемы коррекции, анализирующей предыдущее состояние счетчика и работающей по алгоритму;

нри отсутствии входного импульса информация реверсивного двоичного счетчика циркулирует без изменения;

нри поступлении входного импульса осуществляется инвертирование (начиная с младших разрядов) содержимого реверсивного двоичного счетчика до первого нуля (режи.м сложения) или до первой единицы (режим вычитания) включительно, а остальная часть числа (старшие разряды) пропускается без изменения.

Отличием нредлагаемой схемы является использование в ее составе специальной схемы синхронизации циркуляции динамического регистра, выполняющей функции отсутствующего суммирующего элемента.

На чертеже приведена функциональная схема реверсивного двоичного счетчика.

Реверсивный двоичный счетчик состоит из динамического регистра 1, инвертора 2, схем совпадения 3 и 4, схемы разделения 5, триггера знака 6 и схемы синхронизации циркуляции динамического регистра, состоящей из триггера входного сигнала 7, элемента задержки 8, схемы синхронизации входного сигнала 9, схемы разделения 10 и схем совпадения И и 12.

Схема синхронизации входного сигнала 9 необходи.ма для выработки сигнала PI (младшего разряда) динамического регистра 1 и тактировки этими сигналами входных импульсов. Это необходимо для того, чтобы в

случае прихода входного импульса содержимое динамического регистра обрабатывалось, начиная с младшего разряда.

Если на вход схемы не поступают счетные импульсы, то триггер входного сигнала 7 находится в нулевом состоянии и код, записанный в динамическом регистре 1, циркулирует по цепи: выход динамического регистра 1, схема совпадения 3, схема разделения 5, вход динамического регистра. Единицы кода, проходящие через схему совпадения 11 (если тригrep знака в нулевом состоянии), схему разделения 10 и элемент задержки 8 подтверждают нулевое состояние триггера входного сигнала 7.

При подаче счетного импульса на вход сложения «+ триггер знака 6 и триггер входного сигнала 7 устанавливаются в единичное состояние. При этом закрываются схемы совпадения 3 и II, а схемы 4 и 12 открываются, и код с динамического регистра 1, начиная с младшего разряда, будет проходить через инвертор 2 и схему совпадения 4. Первый нуль кода, записанного в динамическом регистре 1, проинвертировавшись, записывается через схему разделения 5 в динамический регистр 1 единицей, а также, пройдя схему совпадения 12, схему разделения 10 и элемент задержки 8, перебрасывает триггер входного сигнала 7 в нулевое состояние.

При этом закрывается схема совпадения 4 и открывается схема совпадения 3, и остальные старшие разряды перезаписываются в динамический регистр без изменения. Элемент задержки на полтакта необходим для четкой работы схемы. В результате код в динамическом регистре увеличится на единицу. Если следующий входной импульс приходит по этой же шине сложения «+, цикл аналогично повторяется, и код увеличивается еще на единицу.

В случае прихода счетного импульса по шине вычитания «- триггер знака 6 перебрасывается в нулевое состояние, а триггер входного сигнала 7 - в единичное состояние. При этом закрываются схемы совпадения 3 и 12,

а схемы 4 и 11 открываются. Первая младшая единица кода, записанного в динамическом регистре 1, нроинвертировавшись инвертором 2, записывается в динамический регистр нулем, а также, пройдя схему совпадения 11, схему разделения 10 и элемент задержки 8, перебрасывает триггер входного сигнала 7 в нулевое состояние. При этом закрывается схема совпадения 4, открывается схема совпадения 3 и остальные старшие разряды перезаписываются без изменения. В результате код в динамическом регистре уменьшается на единицу.

Предмет изобретения

Реверсивный двоичный счетчик, содержащий динамический регистр, схемы совпадения и разделения, инвертор и триггер знака, выходы которого соединены с первыми входами схемы синхронизации циркуляции динамического регистра, отличающийся тем, что, с целью упрощения, выход динамического регистра соединен со вторым входом схемы синхронизации циркуляции динамического регистра, с одним входом первой схемы совпадения и через инвертор с одним входом второй схемы совпадения, выходы этих схем совпадения через схему разделения соединены с входом динамического регистра, другие входы первой и второй схем совпадения подключены к выходам схемы синхронизации циркуляции динамического регистра, а выход второй схемы совпадения соединен с третьим входом схемы синхронизации циркуляции динамического регистра.