Уравновешивающая схема для аналогоцифрового преобразователя поразрядного уравновешивания Советский патент 1974 года по МПК H03K13/17 

Схема предназначена для измерительных и вычислительнььх приборов.

Известны уравновешивающие схемы для аналого-цифровых преобразователей (АЦП) поразрядного уравновешивания. Однако в этих схемах велика задержка в появлении сигнала на выходе уравновешиваюш,ей схемы по отношению к сигналу с выхода схемы сравнения, что влечет удлинение такта уравновешивания одного разряда, и неодновременно осуш,ествляется переключение соседних разрядов.

Неодновременность в переключении соседних разрядов вызывает появление нежелательных выбросов в переходном процессе на выходе линейного декодируюш,его преобразователя, в результате чего увеличивается время установления переходного процесса в линейном декодирующем преобразователе и увеличивается такт уравновешивания одного разряда. Кроме того, в этих схемах велик интервал неопределенности в датировании результата измерения и низка надежность работы уравновешивающей схемы из-за большого времени переключения регистров схемы, равного обычно 2т-4-г, где т - время задержки одного элемента.

В известных схемах АЦП с целью повышения надежности работы уравновешивающей схемы сигнал со схемы сравнения формируют по длительности до (3-4) т или стробируют

импульсами такой длительности. Использовапие широкого сигнала со схемы сравнения или строб-импульса такой длительности увеличивает интервал неопределенности в датировании результата измерения и снижает надежность работы уравновешивающей схемы из-за возможности воздействия на нее импульсных помех и шумов в теченпе этого интервала време.ни.

Предложенная уравновешивающая схема для аналого-цифрового преобразователя поразрядного уравновешнвания на потенциальных элементах содержнт основной триггер, вспомогательный триггер, трехвходовую схему И-НЕ в каждом разряде и инвертор и отличается тем, что, с целью увеличепия быстродействия и повышения надежности работы, нулевой выход основного триггера соединен с входом установки в нуль дополнительного триггера, единичный выход дополнительного триггера соединен с первым входом установки в единицу основного триггера, выход трехвходовой схемы П-НЕ, связанной по одному входу с единичным входом вспомогательного триггера предыдущего разряда, по другому входу - с нулевым выходом вспомогательного триггера последующего разряда, по третьему входу в четиом разряде - с выходом инвертора и с входом инвертора в нечетном разряде, соединен со вторыми входами

установки в единицу основного, дополнительного и вспомогательного триггеров даппого разряда, первый вход установки в нуль основного триггера всех разрядов соединен с выходом схемы сравнения, а второй вход установки в единицу дополнительного триггера, второй вход установки в нуль основного и вспомогательного триггеров всех разрядов соединен со схемой установки в исходное состояние, вход инвертора связан со схемой формирования синхросерии.

Введение в состав уравновешивающей схемы дополнительного триггера ускоряет включение и выключение основного триггера, позволяет сократить необходимую длительность сигнала со схемы сравнения и неодновременность в срабатывании соседних разрядов до величины т, тем самым увеличить быстродействие и надежность развертывающей схемы.

На чертеже представлена предлагаемая уравновешивающая схема.

Она содержит инвертор 1, трехвходовую схему И-НЕ 2, основные триггеры 3, дополнительные триггеры 4 и вспомогательные триггеры 5.

Донолнительные триггеры служат для ускорения включения и выключения основных триггеров, вспомогательные триггеры служат для выработки сигнала окончания уравновешивания соответствующего разряда. Инвертор вырабатывает синхросерию противоположной полярности по сигналам сиихросерии СИ1.

Схема работает следующим образом. Для перевода развертывающей схемы в исходное состояние подается сигнал «Сброс, который переводит триггеры 4 и 5 схемы в нулевое состояние, а триггеры 3 в единичное состояние.

Развертывающая схема выдает сигнал «1 на i-й выход, который поступает на вход линейного декодирующего преобразователя, после определения i-1 разряда кода измеряемой величины и выдачи триггером 5 i-1 разряда сигнала об окончании определения этого разряда на один вход схем И-НЕ i разряда. С приходом имнульса СИ2 сигпалом с выхода схемы 2 t-ro разряда триггеры 4 и 5 переводятся в единичное состояние. Сигнал с единичного выхода триггера 4 воздействует на вход линейного декодирующего нреобразователя, вызывая установление очередного значения эталонного напряжения, сигнал с выхода триггера 5 открывает по второму входу схему 2 t+l разряда, подготавливая его к работе. Сигналом с нулевого выхода блокируется схема И-НЕ разряда t-1, тем самым исключается повторное включение этого разряда. Период следования синхросерии подбирается таким, чтобы к приходу очередного синхроимпульса заверщилось определепие очередного разряда, закончились переходные процессы в линейном декодирующем преобразователе и схеме сравнения. В момент появления сигнала СИ1 сигналом с выхода схемы И-НЕ устанавливаются в единичное состояние триггеры 4 и 5

I-f-l разряда и начинается процесс определепия следующего разряда измеряемой величипы. Одновременно блокируется схема И-НЕ i разряда (). Состояние триггеров 3 и 4 i разряда будет определяться сигналом с выхода схемы сравнения. Нрп наличии на выхОлТе схемы сравнения к концу такта уравновешивания сигнала, соответствующего логическому пулю, триггер 4 нереходит в пулевое состояние, а триггер 3 остается в единичном состоянии. При наличии на выходе схемы сравнения сигнала, соответствующего логической единице, триггер 4 сохраняет единичное состояние, а триггер 3 переходит в пулевое состояние. Смена состояний триггеров 3 и 4 j разряда происходит в момент блокировки схемы И-НЕ этого разряда, следовательно переключепие двух соседних разрядов происходит в момент появления синхроимпульса СИ1 и исчезновения синхроимпульса СИ2. Так как указанные синхросерии смещены друг относительно друга на время т, равное средней задержке сигнала при прохождении через инвертор, то неодновременность в переключении соседних разрядов не превосходит этой величины и длительность выброса в переходном процессе па выходе линейного декодирующего преобразователя не превосходит величины т.

Как и при установлении i разряда в единицу в начале такта уравновешивания, так и при сбросе его в ноль в конце такта уравновешивания при наличии сигнала логического нуля на выходе схемы сравнения задержка в появлении сигнала на выходе t-ro разряда и его исчезновении по отношению к импульсам синхросерии не превосходит величипы 2т(1т - задержка в схеме П-НЕ и 1т - задержка в Т1риггере 4). Сигнал со схемы сравнения х воспринимается схемой разряда только в течение времени одпого т с момента переключения схемы 2, пока не установится один из триггеров 3 или 4. Затем состояние схемы сохраняется независимо от изменения сигнала па выходе схемы сравнения. Это происходит вследствие того, что при срабатывании схемы И-НЕ /+1 разряда триггер 5 этого разряда переводится в единичное состояние и запрещающим сигналом с его нулевого выхода блокируется схема И-НЕ i разряда. Поэтому состояние схем i разряда пе изменится во время тактов определения следующих разрядов кода измеряемой величины.

Ввиду того, что сигнал со схемы сравнения X воспринимается схемой любого разряда в течение ограниченного времени т по синхроимпульсам СИ1 и СИ2 отпадает необходимость какого-либо дополнительного стробирования или формирования сигнала х. Это значительно уменьшает такт уравновешивания одного разряда, так как к такту уравновешивания пе добавляются задержки сигнала со схемы сравнения в схемах стробирования и формирования. Уменьшение интервала неопределепиости до величины т позволяет точнее датировать результат измерения и сужает частотный диапазон помех, искажающих результат измерения, тем самым повышается надежность работы развертывающей схемы. Таким образом в нредлагаемом устройстве увеличение быстрод,ействия достигается за счет снижения неодЕЮвременностн срабатывания соседних разрядов, сокращения длительности сигнала со схемы сравнения. Это влечет за co6oii также повышение надежности схемы. Объем оборудования развертывающей схемы нри построении на комплексе потенциальных элементов не больше, чем при пспользовании других вариантов развертывающей схемы. Для ее построения необходимо 7 схем И-НЕ на разряд, из которых 4 схемы с тремя входал1и и 3 схемы с двумя входами. Предмет изобретения Уравповещиваюш,ая схема для аналогоцифрового преобразователя поразрядного уравновешивания на потенциальных элементах, содержащая основной триггер, вспомогательный триггер, трехвходовую схему И-НЕ Разряд L- г СИ7 оыход i-1 г. каждом ррг.ряде у инвертор, отличающаяся тем, что, с целью увеличения быстродействия и повышения надежности работы, нулевой выход основного триггера соединен с входом установки в нуль дополнительного триггера, единичный выход дополнительного триггера соединен с первым входом установки в единицу оснозиого триггера, выход трехвходовой схемы И-НЕ, связанной по одному входу с еднничным входом вспомогательного триггера предыдущего разряда, по другому входу - с нулевым выходом вспомогательного триггера последующего разряда, по третьему входу Т четном разряде - с выходом инвертора и с входом инвертора в нечетном разряде, соединен со вторыми входами установки в единицу основного, дополнительного и вспомогательного триггеров данного разряда, первый вход установкн в пуль основного триггера всех разрядов соединен с выходом схемы сравпеппя, а второй вход установки в единицу .ч.ополшпельиого триггера, второй вход установки в нуль основного и вспомогательного триггеров всех разрядов соединен со схемой ycTSHOBiCH в п.сходпое состояние, вход инвертора спязап со схемой формирования синхросерии.